[VHDL编程] 12

说明：cordic algorithm using verilog code
<rams> 在 2025-06-25 上传 | 大小：1kb | 下载：0

[VHDL编程] nclight

说明：简单的交通灯VHDL程序设计，自动进行切换。-failed to translate
<LS > 在 2025-06-25 上传 | 大小：1kb | 下载：0

[VHDL编程] reciever

说明：通过VHDL语言编写关于8位数码管的8位数据接收器程序。-failed to translate
<LS > 在 2025-06-25 上传 | 大小：1kb | 下载：0

[VHDL编程] SRAM_1wait

说明：The aim of this vhdl file is to create a simple interface betwhen the sram and a basic processor on a semisync data bus. This was made using the test board DE2 from Altera.
<Hz> 在 2025-06-25 上传 | 大小：1kb | 下载：0

[VHDL编程] mo12_counter

说明：基于FPGA的VHDL程序实现模12计数器-FPGA VHDL model12counter
<赵静> 在 2025-06-25 上传 | 大小：1kb | 下载：0

[VHDL编程] onescount

说明：code to reduce memory
<aruna> 在 2025-06-25 上传 | 大小：1kb | 下载：0

[VHDL编程] interleaver

说明：vhdl code for interleaver
<aruna> 在 2025-06-25 上传 | 大小：1kb | 下载：0

[VHDL编程] constituent_encoder

说明：vhdl code for constituent encoder
<aruna> 在 2025-06-25 上传 | 大小：1kb | 下载：0

[VHDL编程] test-bech-of-adder8

说明：this is a testbench of 8 bit adder
<thomas> 在 2025-06-25 上传 | 大小：1kb | 下载：0

[VHDL编程] fsk

说明：在环境MaxplusII下仿真FSK调制 高电平是输出频率是低电平输出频率的2倍 -MaxplusII FSK modulation Under simulated environmental High output frequency is 2 times of low output frequency
<匣子> 在 2025-06-25 上传 | 大小：1kb | 下载：0

[VHDL编程] crc_16

说明：16位的CRC(循环冗余校验码)，CRC是数据通信领域中最常用的一种差错校验码，其特征是信息字段和校验字段的长度可以任意选定。-16-bit CRC (cyclic redundancy check code), CRC is the data communications of the most commonly used error checking code, which is characterized by the information field and check the len
<陈华> 在 2025-06-25 上传 | 大小：1kb | 下载：0

[VHDL编程] adder16_2

说明：两个16位的二进制数相加，分别是高位和高位相加，低位和低位相加。-Two 16-bit binary numbers together, were added to high and high, low and low sum.
<陈华> 在 2025-06-25 上传 | 大小：1kb | 下载：0