[VHDL编程] source

说明：ModelSim对Altera设计进行功能仿真的简单操作步骤-modelsim simulation
<寻宝人> 在 2025-06-20 上传 | 大小：333kb | 下载：0

[VHDL编程] hanshack

说明：用verilog编写的握手通信机制（req和ack），方便大家了解整个流程。-Use the verilog language to write the handshack commulation ways(req and ack)
<ghj> 在 2025-06-20 上传 | 大小：332kb | 下载：0

[VHDL编程] 6u3vw1.ZIP

说明：一种数字频率合成器的FPGA实现技术A digital frequency synthesizer FPGA implementation technology-A digital frequency synthesizer FPGA implementation technology
<tt888> 在 2025-06-20 上传 | 大小：332kb | 下载：0

[VHDL编程] u3vw1x.ZIP

说明：复件 一种数字频率合成器的FPGA实现技术Copy of a digital frequency synthesizer FPGA implementation technology-Copy of a digital frequency synthesizer FPGA implementation technology
<dd100> 在 2025-06-20 上传 | 大小：332kb | 下载：0

[VHDL编程] xyj

说明：在QuartusⅡ软件环境下，利用实验室集成芯片，使用VHDL语言编写程序实现模拟一个洗衣机控制系统的基本功能。-In Quartus Ⅱ software environment, utilizing laboratory integrated chips, use VHDL language programming simulating a washing machine control system of basic function.
<> 在 2025-06-20 上传 | 大小：332kb | 下载：0

[VHDL编程] ps2verilog

说明：PS2接口的FPGA工程，经过测试，绝对可用。-PS2 port of the FPGA project, after testing, is absolutely available.
<李水军> 在 2025-06-20 上传 | 大小：332kb | 下载：0

[VHDL编程] verilog_anjianxiaodou

说明：quartus II下FPGA的基于verilog的按键消抖程序设计-Based verilog the key debounce procedures of design
<程亮> 在 2025-06-20 上传 | 大小：332kb | 下载：0

[VHDL编程] my_decode123

说明：关于fpga开发板的程序，可以直接在开发板上使用。欢迎学习！-About fpga development board procedures, can be used directly in the development board. Welcome to learn!
<叶红> 在 2025-06-20 上传 | 大小：332kb | 下载：0

[VHDL编程] FPGA_QPSK_EXP

说明：Quartus编写的QPSK解调仿真模块，用于各个功能模块的硬件仿真使用，由VHDL语言编写，适合通信工程专业人士使用-Quartus simulation module written QPSK demodulation hardware emulation for various functional modules using VHDL language for communications engineering professionals use
<paipai> 在 2025-06-20 上传 | 大小：332kb | 下载：0

[VHDL编程] Prescaler-to-use-VHDL-design

说明：本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设计，包括偶数分频、非 50 占空比和50 占空比的奇数分频、半整数（N+0.5）分频、小数分频、分数分频以及积分分频。所有实现均可通过 Synplify Pro 或 FPGA 生产厂商的综合器进行综合，形成可使用的电路，并在 ModelSim 上进行验证。-This paper describes the use of examples prescaler to use VHDL design on FPGA/CPLD, i
<liufei> 在 2025-06-20 上传 | 大小：332kb | 下载：0

[VHDL编程] 00

说明：利用语言实现状态机数码管显示，适用于初学者学习！-The use of language to achieve a state machine digital display, suitable for beginners to learn!
<jiaopenghui> 在 2025-06-20 上传 | 大小：332kb | 下载：0

[VHDL编程] ezidebug-code

说明：Ezidebug 支持Xilinx，chipscope 寄存器链插入、数据采集和导出、重建testbench和软件仿真验证(Ezidebug supports Xilinx, chipscope register chain insertion, data acquisition and export, reconstruction of testbench and software simulation verification)
<vickbupt > 在 2025-06-20 上传 | 大小：332kb | 下载：0