[VHDL编程] PCB(Cadence)

说明： * DEscr iptION: DDS design BY PLD DEVICES. * * AUTHOR: Sun Yu * * HISTORY: 12/06/2002 *-* DEscr iptION : DDS BY PLD design Online.** AUTHOR : Sun Yu** HISTORY : 12/06/2002*
<魏杰> 在 2025-09-24 上传 | 大小：457kb | 下载：0

[VHDL编程] PCIinterfacesourceandtestbenchbasedonFPGA

说明：基于FPGA的PCI接口源代码及Testbenc-FPGA-based PCI interface source code and Testbenc
<hulin> 在 2025-09-24 上传 | 大小：457kb | 下载：0

[VHDL编程] Xinlinx_footprint

说明：FPGA的部分封装图，可以为大家省下不少功夫。-FPGA part of package plans, we can save everyone a lot of kung fu.
<raowei> 在 2025-09-24 上传 | 大小：457kb | 下载：0

[VHDL编程] FPGAbasedPCIinterfacedesignanditssimulation

说明：基于FPGA的PCI接口设计的源代码以及其仿真测试文件-FPGA-based PCI interface design of the source code and its simulation test file
<sophie> 在 2025-09-24 上传 | 大小：457kb | 下载：0

[VHDL编程] VHDL_introduction

说明：VHDL programming,more abstract and more practical.
<liulinzhong> 在 2025-09-24 上传 | 大小：457kb | 下载：0

[VHDL编程] ZLG_Verilog

说明：周立功verilog编程参考指南，对编程很有帮助，-Ligong weeks programming verilog reference guide for programming very useful
<fu> 在 2025-09-24 上传 | 大小：457kb | 下载：0

[VHDL编程] boxingfasheng

说明：三角波、正弦波、余弦波、方波的产生VHDL代码程序，可以根据自己的需要得到相应的波形。-Triangular wave, sine wave, cosine wave, square wave generated VHDL code program, according to their own needs the corresponding waveform.
<yangxiao> 在 2025-09-24 上传 | 大小：457kb | 下载：0

[VHDL编程] Frequency-Synthesizer-using-PLL

说明：DC converter book-DC DC converter book
<koof> 在 2025-09-24 上传 | 大小：457kb | 下载：0

[VHDL编程] traffic_lights

说明：用verilog语言实现了一个十字路口的交通灯实验-A crossroads of traffic lights experiment with verilog language
<liu> 在 2025-09-24 上传 | 大小：457kb | 下载：0

[VHDL编程] mux21

说明：ise13.2环境下VHDL编写的2选1多路选择器+仿真波形-ise13.2 environment, VHDL, 2-to-1 multiplexer+ simulation waveforms
<初末> 在 2025-09-24 上传 | 大小：457kb | 下载：0

[VHDL编程] FPGA_JOW74160

说明：本设计使用了74160期间设计数字钟，并对该设计进行波形仿真，使用QUARTUS ii 设计软件，对于用单元逻辑器件设计数字钟有帮助-This design uses 74160 period design digital clock, and the design of waveform simulation, the use of II QUARTUS design software, the design of the digital clock with the unit logic d
<li> 在 2025-09-24 上传 | 大小：456kb | 下载：0

[VHDL编程] clock_test

说明：采用verilog语言，运行在FPGA上的时钟程序，包括小时、分钟、秒，进行计时(Clock programs, including hours, minutes, seconds)
<JJJim> 在 2025-09-24 上传 | 大小：456kb | 下载：0