[VHDL编程] Lab6

说明：采用ISE10.1，VHDL语言数字时钟的设计，压缩包为源程序代码-By ISE10.1, VHDL language digital clock design, source code for the compressed
<sophie> 在 2025-06-22 上传 | 大小：471kb | 下载：0

[VHDL编程] EDAjiaotongd2

说明：此文档包含基于CPLD芯片的交通灯设计方案和其程序-This document includes the traffic lights based on CPLD chip design and its procedures
<范阿手> 在 2025-06-22 上传 | 大小：471kb | 下载：0

[VHDL编程] ISE_lab16

说明：使用VHDL语言设计数字钟。 数字钟由晶振、分频器、计时器、译码器、显示器等组成-Digital clock design using the VHDL language. Digital clock from the crystal oscillator, frequency divider, timer, decoder, display and other components
<zhangsheng> 在 2025-06-22 上传 | 大小：471kb | 下载：0

[VHDL编程] shift_register

说明：It is noise generator.it is a linear feedback 16 shift-registe where the bits 15,14,12,3 are fed back via xor gates.make random signal close to real noise
<sa> 在 2025-06-22 上传 | 大小：471kb | 下载：0

[VHDL编程] 97B

说明：这是电子设计大赛的97年b题简易数字频率计的fpga一种做法。-This is Electronic Design Competition 1997 b problem simple digital frequency meter fpga practice.
<dzn> 在 2025-06-22 上传 | 大小：471kb | 下载：0

[VHDL编程] FPGA

说明：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。-In digital circuit design, timing design is a main indicator of performance in high-level
<wangxiaoyu> 在 2025-06-22 上传 | 大小：471kb | 下载：0

[VHDL编程] ise_lab16_dcm

说明：数字时钟设计 excd-1开发板 适合初学者学习-excd-1 DCM
<alex> 在 2025-06-22 上传 | 大小：471kb | 下载：0

[VHDL编程] 01-NEC_1997_B

说明：简易数字频率计（1997年B题）,本例程的rst(复位)键位于拨码开关的第1位(最右边),高电平有效。-Simple digital frequency meter Problem B (1997), the routine rst (reset) button is located in one of the DIP switch (far right), high effective.
<艾米丽> 在 2025-06-22 上传 | 大小：471kb | 下载：0

[VHDL编程] Attachments_2012_06_19

说明：verilog basic materials-verilog basic materials
<Regina> 在 2025-06-22 上传 | 大小：471kb | 下载：0

[VHDL编程] PS2_PCM_VGA

说明：ps2信号输入经解码通过vga显示输出，能显示0~9任意一个数字在屏幕。-ps2 signal input by the decoder through the vga display output, 0 to 9, any number can display on the screen.
<yuzhuo> 在 2025-06-22 上传 | 大小：471kb | 下载：0

[VHDL编程] FinalCPU

说明：用VHDL语言编写的简单CPU程序,实现了加减乘除和移位功能。-a simple CPU program writen by VHDL language , it realizes the add, subtract, multiply ，divide and shift function.
<myw> 在 2025-06-22 上传 | 大小：471kb | 下载：0

[VHDL编程] RAM_FIFO

说明：双向fifo,但只能实现只读或者只写，同步读写在时序上很难做出好的设计和判断-bidirectional fifo
<zdg> 在 2025-06-22 上传 | 大小：471kb | 下载：0