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[VHDL编程] Program6
说明:用 vhdl 设计含异步清零和同步时钟使能的十进制加法计数器。再用 vhdl 设计含异步清零和同步时钟使能的十进制加减可控计数器。 -With vhdl design with asynchronous clear and synchronous clock enable decimal up counter. Vhdl design and then synchronize with asynchronous clear and clock enable control counter d<釉雪Dreamer> 在 2025-06-18 上传 | 大小:1kb | 下载:0
[VHDL编程] AHB_slave-ram
说明:AHB总线下的slave ram的verilog代码-AHB bus slave ram under the verilog code<吴亮> 在 2025-06-18 上传 | 大小:1kb | 下载:0