资源列表
[VHDL编程] k21test
说明:只需要FPGA两个通用管脚,就可以实现FPGA与PC机进行以太网通信!!如果你有ALTERA_DE1的开发板,可以直接下再看效果,用其他板子就要重新分配一下管脚,推荐使用电流输出。-Only two general-purpose FPGA pins, you can realize FPGA and Ethernet PC machine! ! If you have ALTERA_DE1 development board, you can look under the direct eff<245680> 在 2025-07-21 上传 | 大小:860kb | 下载:0
[VHDL编程] link_port-v1[1].1.0
说明:用于测试ADI的TS201与FPGA之间通信的LINK程序,压缩文件内包括VHDL和Verlog代码。-ADI is used to test the communication between the TS201 and the FPGA' s LINK program, compressed file to include VHDL and Verlog code.<万传> 在 2025-07-21 上传 | 大小:860kb | 下载:0
[VHDL编程] 16_bits_CPU_verilog_code
说明:利用Verilog设计的16位CPU的设计案例-the example of 16 bits CPU using verilog<王惠娟> 在 2025-07-21 上传 | 大小:860kb | 下载:0
[VHDL编程] bb74300fc549
说明:vhdl code low-power design of h.264 system architecture<azaam> 在 2025-07-21 上传 | 大小:860kb | 下载:0
[VHDL编程] Construction-and-Experimental-Evaluations-of-User
说明:Construction and Experimental Evaluations of User-Centered Power<Christoffer> 在 2025-07-21 上传 | 大小:859kb | 下载:0
[VHDL编程] modelsim-win32-6.5-se_Crack
说明:modelsim-win32-6.5-se 解破文件。 功能全。可以用到2020年。可以用于VHDL,VERILOG, system C 等模拟及混合模拟。-modelsim-win32-6.5-se solutions broken files. full loaded. expired in 2020.. Can be used for VHDL, VERILOG, system C simulation and mixed simulation.<lisi> 在 2025-07-21 上传 | 大小:859kb | 下载:0
[VHDL编程] dab1814114c3
说明:此為採用ALTERA所做的DDR 控制器(verilog)- File/Directory Descr iption ============================================================================= \doc DDR SDRAM reference design documentation \model Contains the verilog SDRAM model \route<李志偉> 在 2025-07-21 上传 | 大小:860kb | 下载:0
[VHDL编程] STM32ra8875
说明:通过ARM控制基于RA8875的触摸屏-Through the ARM control based on the RA8875 touch screen. . . . . . . . . .<lerning dog> 在 2025-07-21 上传 | 大小:859kb | 下载:0