[VHDL编程] loadGIF

说明：使用sdk读取GIF文件 需要相应的vgsdk库来运行项目-use sdk read GIF files need vgsdk corresponding to the operation of the project
<bjackdl> 在 2025-06-07 上传 | 大小：936kb | 下载：0

[VHDL编程] nptel-cad1-02

说明：Verilog notes - Part 2 from IIT M-Verilog notes- Part 2 from IIT M
<Ammankumar> 在 2025-06-07 上传 | 大小：936kb | 下载：0

[VHDL编程] new_128HZ

说明：基于vierlog+maxplusII的频率合成器的设计与实现。比较好的代码。-Vierlog+ maxplusII based frequency synthesizer design and implementation. Better code.
<洪依> 在 2025-06-07 上传 | 大小：934kb | 下载：0

[VHDL编程] vga_Car

说明：本实验采用XILINX公司的SPARTAN III系列 的XC3S250E开发板实现赛车游戏机，其基本功能包括：用PS2键盘控制VGA显示，包括小车动态下落，底层小车移动，小车碰撞的判断等内容，当下落的小车和底层小车发生碰撞，则游戏结束。-The the company XILINX XC3S250E SPARTAN III development board series of racing games to achieve its basic features include: VGA d
<gaoliangy> 在 2025-06-07 上传 | 大小：934kb | 下载：0

[VHDL编程] pwm4

说明：用verilog编写的脉冲宽度调制器的FPGA工程-With verilog write pulse width modulator FPGA project
<袁媛> 在 2025-06-07 上传 | 大小：934kb | 下载：0

[VHDL编程] SDC_RDC

说明：基于FPGA的双通道旋转变压器测角系统硬件设计，分析的比较清楚。-FPGA based dual channel rotary transformer angle measurement system hardware design, analysis of the relatively clear.
<张杰> 在 2025-06-07 上传 | 大小：935kb | 下载：0

[VHDL编程] ex3

说明：pll ip核结合七段码 verilog源代码-the pll ip core binding seven-segment code verilog source code
<wangxl> 在 2025-06-07 上传 | 大小：935kb | 下载：0

[VHDL编程] 2

说明：进阶实验_02_抢答器 ：抢答器，4路-Advanced experimental _02_ Responder: Responder, 4
<李强> 在 2025-06-07 上传 | 大小：934kb | 下载：0

[VHDL编程] hcsr04.tar

说明：Verilog program of the interface between a FPGA and the HCSR04 arduino sensor displaying the distance measured in the 7 segment display. Implemmented in FPGA Nexys3
<yunacu> 在 2025-06-07 上传 | 大小：934kb | 下载：0

[VHDL编程] i2c_eeprom

说明：采用I2C总线读写EEPROM，较好地展示了I2C协议，是练习I2C协议的好实例-Using I2C bus to read and write EEPROM, to better show the I2C protocol, is to practice good examples of the I2C protocol
<> 在 2025-06-07 上传 | 大小：935kb | 下载：0

[VHDL编程] QPSK

说明：四相相移键控，QPSK调制与解调器的设计，通过仿真解调出正确的信息码-Quadrature phase shift keying, QPSK modulation and demodulation of the design, the simulation code to demodulate the correct information
<chenwei> 在 2025-06-07 上传 | 大小：935kb | 下载：0

[VHDL编程] kcsj

说明：利用Verilog层次化设计的多功能数字时钟，可以调时，设置闹钟，仿广播台整点报时(The use of Verilog hierarchical design of multi-functional digital clock, you can set the alarm clock, similar to the broadcast station, the whole point of time)
<SEEC > 在 2025-06-07 上传 | 大小：934kb | 下载：0