[VHDL编程] DELAY1

说明：本程序以ISE为开发平台，采用VHDL为开发语言，实现了对一个时钟信号延时的功能-the procedures to ISE for the development platform for the development of VHDL language, Implementation of a clock signal delay function
<刘小军> 在 2025-06-08 上传 | 大小：1.26mb | 下载：0

[VHDL编程] vlogref

说明：cadence verilog reference
<navanee> 在 2025-06-08 上传 | 大小：1.26mb | 下载：0

[VHDL编程] DataAcquisitionCard

说明：usb2.0的高速数据采集卡ISE工程包，包括了完整的设计-usb2.0 high-speed data acquisition card ISE project package, including a complete design
<呵呵> 在 2025-06-08 上传 | 大小：1.26mb | 下载：0

[VHDL编程] mp3_designtest

说明：MP3 player source code
<hr> 在 2025-06-08 上传 | 大小：1.26mb | 下载：0

[VHDL编程] led

说明：此书是针对于初学者而写的一本教程,里面对 LED 的各方 面进行了详细的介绍,,让初学者能够在很短的时候了解 LED 相关各种参数指标，LED 驱动，LED 应用的注意事 项等等，此书已经帮助了很多初学者和销售员，对初学者 和销售员来说,是一本入门极好的秘籍。 -This book is written for beginners but a tutorial, which the various aspects of the LED described in detail, s
<lizhe> 在 2025-06-08 上传 | 大小：1.26mb | 下载：0

[VHDL编程] Small-multiplier

说明：小型倍频器，简单的介绍了如何用verilog写倍频电路》-Small multiplier
<zhang> 在 2025-06-08 上传 | 大小：1.26mb | 下载：0

[VHDL编程] bc7281

说明：bc7281能够最大限度的节约IO口控制键盘和数码管最多能控制64个按键-the bc7281 savings to maximize IO port control keyboard and digital control can control up to 64 keys
<> 在 2025-06-08 上传 | 大小：1.26mb | 下载：0

[VHDL编程] BASYS_DDS

说明：fpga 实现dds,共享给大家了，如果有问题请交流，-fpga implementation dds, for everyone to share, if there is a problem, please exchange, thank you
<奋强> 在 2025-06-08 上传 | 大小：1.26mb | 下载：0

[VHDL编程] verilog-pll

说明：用verilog写的倍频电路 文件中介绍DP-The multiplier circuit file by verilog introduced DPLL
<loadziliao> 在 2025-06-08 上传 | 大小：1.26mb | 下载：0

[VHDL编程] Protel-dxp-operating-skills-summary

说明：详细介绍Protel DXP 操作技巧，包括封装库的设计，原理图的设计-Details Protel DXP operating skills, including package library design, schematic design, etc.
<huangzhifeng> 在 2025-06-08 上传 | 大小：1.26mb | 下载：0

[VHDL编程] SW_LCD1602_irq

说明：SW_LCD1602_irq是nios中实现按键中断以及lcd1602显示-SW_LCD1602_irq is implemented nios interrupt button and display lcd1602
<黄信 > 在 2025-06-08 上传 | 大小：1.26mb | 下载：0

[VHDL编程] sp605_IBERT_rdf0036_13.3_c

说明：此文件是用所需的时钟缓冲器岁设计示例顶部包装。用户逻辑可以在此包装和岁设计实例化。XILINX官方参考设计。-This file is an example top wrapper for the ibert design with the required clock buffers. User logic can be instantiated in this wrapper along with the ibert design.
<李万泉> 在 2025-06-08 上传 | 大小：1.26mb | 下载：2