[VHDL编程] clock

说明：数字钟的VHDL源程序，可实现整点报时、闹钟的功能，还有常有星期的显示，已调试过-Digital Clock in VHDL source code, enabling the whole point timekeeping, alarm clock function, there are often weeks of shows that have been debug
<玉峰> 在 2025-12-20 上传 | 大小：1.28mb | 下载：0

[VHDL编程] CoreAES128

说明：Full AES Simulation Code
<esl> 在 2025-12-20 上传 | 大小：1.28mb | 下载：0

[VHDL编程] TimingConstraint

说明：xilinx公司提供的关于FPGA硬件设计的额时序约束参考资料-xilinx provided on the FPGA hardware design timing constraints of the amount of reference material
<juan> 在 2025-12-20 上传 | 大小：1.28mb | 下载：0

[VHDL编程] clock

说明：这是一个时钟的VHDL的源程序，里面包含有源程序，还有工程文件对大家很有帮助-This is a clock VHDL source code, which contains the source code, as well as engineering documents helpful to everyone
<小楼> 在 2025-12-20 上传 | 大小：1.28mb | 下载：0

[VHDL编程] Digital_frequency_meter

说明：本项目基于等精度测量频率的原理,利用Verilog硬件描述语言设计实现了频率计内部功能模块,对传统的等精度测量方法进行了改进,增加了测量脉冲宽度的功能 采用STC89C52单片机进行数据运算处理,利用液晶显示器对测量的频率、占空比进行实时显示。充分发挥FPGA(现场可编程门阵列)的高速数据采集能力和单片机的高效计算与控制能力,使两者有机地结合起来。-The project is based on the principle of equal precision frequency measure
<swekey> 在 2025-12-20 上传 | 大小：1.28mb | 下载：0

[VHDL编程] shiyanshu

说明：对于初学VHDL语言的实验丛书，个人认为对于初学者很有帮助。-VHDL language test for the beginner series, personally think very helpful for beginners.
<zuoya> 在 2025-12-20 上传 | 大小：1.28mb | 下载：0

[VHDL编程] mcbsp_to_sci

说明：自己写的 mcbsp 转 sci 和 sci转mcbsp 的verilog的程序，欢迎大家 指点，开发环境是Quartus II。-Write your own mcbsp turn sci and sci turn mcbsp the verilog program, we welcome the pointing
<12354> 在 2025-12-20 上传 | 大小：1.28mb | 下载：0

[VHDL编程] GM4854

说明：GM4854C 300MHz12 位I/Q 双通道DDS GM4854C 是一款 I/Q 正交型数字频率合成器，工作频率最高可达300MHz。内部集成 两路高速、高性能的12 比特DAC，输出正交的正余弦波形。芯片内部包括一个48 比特宽 的相位累加器，一个48 比特宽的频率累加器，一个14 比特宽的相位调整加法器，一个12 比特宽的幅度调整乘法器，能够提供高精度的频率合成、相位调整以及幅度调整。- GM4854C 300MHz12 位I/Q
<kevin> 在 2025-12-20 上传 | 大小：1.28mb | 下载：0

[VHDL编程] EP1C6(1)

说明：本文上传了一些关于FPGA开发板的一些知识，给出了详细的电路描述-this text gives detail message about FPGA board
<杨阳> 在 2025-12-20 上传 | 大小：1.28mb | 下载：0

[VHDL编程] DSB

说明：FPGA中实现的DSB的AM调制，带Modelsim仿真，实际测试通过：载波频率，信号频率以及调制度可调。-The FPGA implemented in the DSB AM modulation with Modelsim simulation, the actual test: the carrier frequency, and modulation signal frequency is adjustable.
<王佳兴> 在 2025-12-20 上传 | 大小：1.28mb | 下载：0

[VHDL编程] sdram_epm570_uart

说明：基于CPLD芯片EPM570的verilog hdl串口程序-the UART verilog hdl code based on CPLD chip-- EPM570
<黄成林> 在 2025-12-20 上传 | 大小：1.28mb | 下载：0

[VHDL编程] Vivado-Introduction

说明：XILINX VIVADO开发使用工具教程-Introduction to the Vivado Design Suite
<yin> 在 2025-12-20 上传 | 大小：1.28mb | 下载：0