[VHDL编程] nios_de2_70_sdcard_basics

说明：Basic example to read a TXT file from a SD-Card in the DE2-70 Board.
<jaime> 在 2025-06-15 上传 | 大小：1.8mb | 下载：0

[VHDL编程] FMAC-Spartan-3E-TUtorial

说明：FMAC Spartan 3E Tutorial
<Florin Secal> 在 2025-06-15 上传 | 大小：1.8mb | 下载：0

[VHDL编程] intel-flash-verilog

说明：intel flash 的verilog模型源码-failed to translate
<刘新宇> 在 2025-06-15 上传 | 大小：1.8mb | 下载：0

[VHDL编程] plj10000

说明：频率计：包括防抖电路，分频，计数，锁存，显示部分的编程-The frequency meter: including FangDou circuit, points frequency, counting, lock to save, shows part of the programming
<李顺雷> 在 2025-06-15 上传 | 大小：1.81mb | 下载：0

[VHDL编程] Fpga4fun

说明：从浅到深的FPGA学习小制作，从国外网站上下载的-To learn small production from shallow to deep FPGA downloaded from foreign sites.
<王威> 在 2025-06-15 上传 | 大小：1.81mb | 下载：0

[VHDL编程] scramble

说明：基于VHDL实现加扰器解扰器的设计，与仿真。-VHDL-based scrambler descrambler design and simulation.
<杨超> 在 2025-06-15 上传 | 大小：1.8mb | 下载：0

[VHDL编程] jishuqi_shiyan

说明：用verilog语言实现按键去抖 利用分频计数实现去抖功能-Verilog language debounces the dividing count to achieve debounce feature
<谭文强> 在 2025-06-15 上传 | 大小：1.81mb | 下载：0

[VHDL编程] zyplj

说明：采用EDA技术，使用Quartus2软件完成了数字频率计的设计与实现，其中包含计时器，控制器的设计，很实用-Using EDA technology, the use of software to complete Quartus2 digital frequency meter design and implementation, which includes timers, controller design, very practical
<Zoe> 在 2025-06-15 上传 | 大小：1.81mb | 下载：0

[VHDL编程] project

说明：Toll gates are usually considered an inconvenience by travelers not only for the cost of the toll, but also for the delays at toll booths, toll roads and bridges. In order to ensure a steady flow of traffic, both staff and drivers require easy access
<thulasi reddy> 在 2025-06-15 上传 | 大小：1.8mb | 下载：0

[VHDL编程] ADC_TLC549

说明：基于Verilog语言编写的TLC549驱动，驱动数码管-Based Verilog language TLC549 drive, drive digital control
<林安> 在 2025-06-15 上传 | 大小：1.8mb | 下载：0

[VHDL编程] verilog

说明：verilog的基础入门资料，很适合初学者学习参考-verilog basis for introductory information, it is suitable for beginners to learn reference
<任汉珣> 在 2025-06-15 上传 | 大小：1.8mb | 下载：0

[VHDL编程] pseudo_random

说明：基于vivado Verilog的伪随机数发生器，采用LFSR算法，并对其进行了升级，使用反馈级联的思想，从最大周期为2^n提升为原来的3-5倍(Based on vivado Verilog pseudo random number generator, using LFSR algorithm, and upgrade it, using the idea of feedback cascade, from the maximum cycle of 2^n to 3-5 times the
<9901tzh > 在 2025-06-15 上传 | 大小：1.8mb | 下载：0