[VHDL编程] xilinx_labs.tar

说明：quick start EDK xilinx labs
<lefteris> 在 2025-06-21 上传 | 大小：3.05mb | 下载：0

[VHDL编程] testRom

说明：四子棋,最先下连续4个子赢。reset才能重新开始没有和棋-4 in a row
<李欠> 在 2025-06-21 上传 | 大小：3.05mb | 下载：0

[VHDL编程] ethernet_tri_mode

说明：Its an verilog coded ether net tri mode project
<apranav> 在 2025-06-21 上传 | 大小：3.05mb | 下载：0

[VHDL编程] verilog_EXAMPLE

说明：verilog编写的例程指导，包括入门教程和一些设计实例-verilog routines written guidance, including the Getting Started tutorials, and some design examples
<小刘> 在 2025-06-21 上传 | 大小：3.05mb | 下载：0

[VHDL编程] iir_16

说明：用QUARTUS软件实现一个16阶的IIR滤波器-QUARTUS software with a 16-order IIR filter
<li> 在 2025-06-21 上传 | 大小：3.06mb | 下载：0

[VHDL编程] 01d47c3acce2142620ee6758c98d5938

说明： //时钟是48Mhz,所以16*9600的分频数为312.5,这里取整-while(1) k++ if (k==100) k=0 next
<林天> 在 2025-06-21 上传 | 大小：3.05mb | 下载：0

[VHDL编程] S6_VGA

说明：1。源文件保存在src目录，QII的工程文件保存在Proj目录； 2。程序实现的功能是在VGA显示器上显示彩色条纹，共8种颜色， 可以使用嵌入式逻辑分析仪观测信号； 3。modelsim仿真文件在proj--simulation--modelsim中-1. The source file is saved in the src directory QII project file is saved in the directory Proj 2. The functionalit
<丁俊辉> 在 2025-06-21 上传 | 大小：3.05mb | 下载：0

[VHDL编程] DIRECT-DIGITAL-SYSTHESIZER

说明：Direct digital systhezier on FPGA WRITTEN WITH VERILOG
<Colleen> 在 2025-06-21 上传 | 大小：3.05mb | 下载：0

[VHDL编程] led_water

说明：用VERIlog语言编写的FPGA流水灯程序，已经实现，可以立即使用-VERIlog language FPGA with light water program has been implemented, you can use immediately
<xml> 在 2025-06-21 上传 | 大小：3.05mb | 下载：0

[VHDL编程] uart_back

说明：串口回传verilog源代码 uart back code verilog-uart back code verilog
<YesterDAY> 在 2025-06-21 上传 | 大小：3.05mb | 下载：0

[VHDL编程] ring_fifo

说明：use Sram with ring fifo Spartan-3
<lee> 在 2025-06-21 上传 | 大小：3.05mb | 下载：0

[VHDL编程] led

说明：fpga的一个流水灯程序，芯片信号是ep4ce6f17c8n(A flow light program for FPGA.)
<Y_pricipal> 在 2025-06-21 上传 | 大小：3.05mb | 下载：0