[VHDL编程] speedmess

说明：此工程项目包可以实现基于spartan3与CAN总线连接后的的汽车时速的模拟仿真。并可计算轮速差的数值。当此数值超出规定的边界值时报警。-This project can be achieved packet spartan3 based on CAN bus connection with the car after the simulation speed. And calculation of wheel speed differential values. When the value
<张宇> 在 2025-06-19 上传 | 大小：3.3mb | 下载：0

[VHDL编程] acquire

说明：利用FPGA来采集美新加速度计的数据，并将FPGA采集到的数据传给ARM系统处理-The use of FPGA to collect the new U.S. accelerometer data and the data collected FPGA passed ARM system processing
<qinkui> 在 2025-06-19 上传 | 大小：3.3mb | 下载：0

[VHDL编程] DDFS_modi_ise9migration

说明：Descret Cosine Transform source code
<hr> 在 2025-06-19 上传 | 大小：3.3mb | 下载：0

[VHDL编程] DE0_NIOS_SDCARD

说明：这个是DE0在niosII环境下驱动SD卡的范例代码，对研究FPGA和sopcbuild和研究SD卡驱动的人相当有价值！ -This is DE0 environment in niosII drive SD card example code, for research and research FPGA and SD card driver sopcbuild great value to people!
<晓枫> 在 2025-06-19 上传 | 大小：3.3mb | 下载：0

[VHDL编程] Altera_FIR

说明：在ｑｕａｒｔｕｓ　ＩＩ下的项目例程，完整实现了一个ＦＩＲ滤波器的设计。-Routine of the project in quartus II, a complete implementation of an FIR filter design.
<海峰 > 在 2025-06-19 上传 | 大小：3.29mb | 下载：0

[VHDL编程] USB_LED

说明：基于FPGA EP3C16板子的USB_LED显示程序，使用Verilog语言编写，测试通过，能正常使用，引脚已配好-Based FPGA EP3C16 board USB_LED display program, use the Verilog language test by normal use, the pin with a good
<周涛> 在 2025-06-19 上传 | 大小：3.3mb | 下载：0

[VHDL编程] pic10_verilog

说明：用verilog实现了PIC10系列单片机的IP核，代码基本来自一篇国外的文章《A Microchip PIC-Compatible RISC CPU IP Core Design and Verilog Implementation》，对一部分进行了改进，主要包括对原文中有一些不可综合的@（posedge clk）语句的改写，使其能通过quartus的编译和综合，并且对跳转部分增加了比较多的注释，这篇文章写得非常好，感谢这篇文章的作者John Gulbrandsen先生，这篇文章让我学到了很多
<panpan> 在 2025-06-19 上传 | 大小：3.3mb | 下载：0

[VHDL编程] multiplier_ip

说明：基于IP核的乘法器设计，完整的设计工程文件在multiplier_ip文件夹下-IP-based core multiplier design, complete design engineering file multiplier_ip file folder
<xiebaiyuan> 在 2025-06-19 上传 | 大小：3.3mb | 下载：0

[VHDL编程] ddsplus

说明：正弦波信号发生器，同时输出同频率锯齿波作为外触发扫描信号-Sine wave signal generator, while the output of the same frequency sawtooth sweep signal as an external trigger
<朱志超> 在 2025-06-19 上传 | 大小：3.3mb | 下载：0

[VHDL编程] Four-binary-adder

说明：熟悉 VHDL 语言的模块化设计，了解元件例化和打包调用语句。用 VHDL 语言设计一半加器电路，然后用元件例化（COMPONENT）语句调用两个半加器电路，用结构描述实现一个全加器。-The modular design of VHDL language familiar to understand the components and packing cases call statement. Design using VHDL half-adder circuit, and then us
<YCZ> 在 2025-06-19 上传 | 大小：3.3mb | 下载：0

[VHDL编程] UART01

说明：可靠的FPGA串口收发程序，用Verilog编写，可以自行调整波特率！-Reliable FPGA serial transceiver procedures, with Verilog prepared to adjust the baud rate themselves!
<江> 在 2025-06-19 上传 | 大小：3.3mb | 下载：0

[VHDL编程] pic10

说明：本文件夹里面的是实现pic10 CPU的全部verilog代码以及相应的测试脚本代码，当然有一些模块是在quartus中直接编辑波形测试的，所以没有响应的测试脚本文件。 tri_state_port的测试还未完成，test_pic10_status_reg.vt和test_pic10_tri_state_port2.vt都没有完成测试任务 其中有三篇文档： PIC10_RISC_Design.pdf:原文（verilog代码基本都来自原文，对一部分进行了改进），这篇文章写
<Eddie> 在 2025-06-19 上传 | 大小：3.3mb | 下载：0