资源列表
[VHDL编程] Evita_Verilog
说明:一个高效的FPGA学习入门软件,Evita - 互动VHDL Verilog教学程序.rar-An efficient FPGA software study entry, Evita- Interactive VHDL Verilog teaching procedures. Rar<徐成发> 在 2025-06-08 上传 | 大小:7.09mb | 下载:0
[VHDL编程] ISE-use-guide-the-full-version
说明:ISE使用指南完整版。ISE是使用XILINX的FPGA的必备的设计工具.-ISE use guide the full version. XILINX FPGA ISE is to use the necessary design tools.<sunhuiping> 在 2025-06-08 上传 | 大小:7.1mb | 下载:0
[VHDL编程] 05_PlanAhead
说明:planahead fpga 设计视频介绍-5-planahead fpga design demo-5<yin zhigang> 在 2025-06-08 上传 | 大小:7.1mb | 下载:0
[VHDL编程] t3_sdram
说明:完成sdram读写操作,并附有测试脚本文件,已通过后仿验证。该程序主要包括上电初始化模块,刷新模块,读、写模块等,并采用FSM控制所有模块,完成数据的读写操作-Sdram read and write operations to complete, with a test scr ipt file has been verified through simulation. The program includes power-on initialization module, refresh m<宋国志> 在 2025-06-08 上传 | 大小:7.09mb | 下载:0
[VHDL编程] Manip_NIOS_1
说明:nios processor example 1<mohamed_bouasria> 在 2025-06-08 上传 | 大小:7.1mb | 下载:0
[VHDL编程] ADDA_AX415
说明:这个一个关于fpga(ax415内核)的ad-da-about ad-da<renlulu> 在 2025-06-08 上传 | 大小:7.09mb | 下载:0
[VHDL编程] spi_sign_tap2
说明:实现了SPI主设备的功能 CPOL=1 CPHA=1,同时包含了PRBS9的数据生成模块,也可以切换为发送固定的数(SPI MASTER CPOL=1 CPHA=1)<FPGA创业者 > 在 2025-06-08 上传 | 大小:7.09mb | 下载:0
[VHDL编程] CPU
说明:计算机组织与结构课程设计,使用VHDL设计一个简单功能的CPU。该CPU拥有基本的指令集,并且能够使用指令集运行简单的程序。另外,CPU的控制器部分(CU)采用微程序设计方式。(The purpose of this project is to design a simple CPU (Central Processing Unit). This CPU has basic instruction set, and we will utilize its instruction set to g<马晨> 在 2025-06-08 上传 | 大小:7.07mb | 下载:0