[VHDL编程] ZLG1

说明：本代码为sopcbuilder建立的cpu，由nios ide编写的流水灯试验。经调试，运行正常。 可作为入门学习的参考。-The code for sopcbuilder established cpu, running water, prepared by the nios ide lamp test. After commissioning, operating normally. Introduction to learning can be used as a reference.
<yongmingwang> 在 2025-06-08 上传 | 大小：7.29mb | 下载：0

[VHDL编程] WUSB_XILINX_FPGA

说明：WUSB Xilinx FPGA verilog source code
<jc> 在 2025-06-08 上传 | 大小：7.3mb | 下载：0

[VHDL编程] Computer-Organization-experiment

说明：上海交大计算机组成实验源代码 in verilog-computer organization experimentation source code
<王钰> 在 2025-06-08 上传 | 大小：7.3mb | 下载：0

[VHDL编程] XHDL4[1].0.40

说明：实现VHDL和verilog之间的语言转换，方便程序之间的以致，XHDL版本4.0.40。-Achieved between VHDL and verilog language conversion between programs so easy, XHDL version 4.0.40.
<星星> 在 2025-06-08 上传 | 大小：7.31mb | 下载：0

[VHDL编程] median_filter

说明：这已是一个有关中值滤波器的程序，为个人原创，实时性很好。-This is a median filter on the program, be original, real-time well.
<steef> 在 2025-06-08 上传 | 大小：7.31mb | 下载：0

[VHDL编程] DE0_Nano_User_Manual_v1.5

说明：The DE0-Nano board introduces a compact-sized FPGA development platform suited for to a wide range of portable design projects, such as robots and mobile projects.
<吴胜利> 在 2025-06-08 上传 | 大小：7.3mb | 下载：0

[VHDL编程] MyTimer

说明：电子表功能描述 电子表共有5种功能：功能1为数字钟；功能2为数字跑表；功能3为调时；功能4为闹钟设置；功能5为日期设置。除调时功能以外，电子表处于其他功能状态下时并不影响数字钟的运行。使用数字钟功能时，还可以通过按键快速查看当前的闹钟设置时多功能间和当前日期。该电子表利用EDA实验平台的扬声器整点报时和定时报时，设置3个按键分别作为功能键和调整键。 -Functional descr iption of electronic clock： Electronic clock has a
<lzf> 在 2025-06-08 上传 | 大小：7.29mb | 下载：0

[VHDL编程] bandpass

说明：这是一个17阶的数字带通滤波器，用于实现FPGA输出波形的滤除-This is a 17 order digital band-pass filter, filter are used to implement the FPGA output waveform
<何森> 在 2025-06-08 上传 | 大小：7.29mb | 下载：1

[VHDL编程] VHDL-Multi-fuction-Clock

说明：设计一个多功能数字钟，要求显示格式为小时－分钟－秒钟，整点报时，报时时间为10 秒，即从整点前10 秒钟开始进行报时提示，喇叭开始发声，直到过整点时，在整点前5 秒LED 开始闪烁，过整点后，停止闪烁。系统时钟选择时钟模块的10KHz，要得到1Hz 时钟信号，必须对系统时钟进行10,000次分频。调整时间的的按键用按键模块的S1 和S2，S1 调节小时，每按下一次，小时增加一个小时，S2 调整分钟，每按下一次，分钟增加一分钟。另外用S8 按键作为系统时钟复位，复位后全部显示00－00－00。-T
<冯雨娴> 在 2025-06-08 上传 | 大小：7.3mb | 下载：0

[VHDL编程] AD_24bit_Group_25_CYC4

说明：高精度24位ADC时钟配置和数据读取程序，基于Altera cyclone IV EP4CE22F17C6N-High-precision 24-bit ADC clock configuration and data reading program, based on Altera cyclone IV EP4CE22F17C6N
<庆哥哥> 在 2025-06-08 上传 | 大小：7.29mb | 下载：0

[VHDL编程] lab16

说明：verilog HDL，秒表设计,数字系统设计实验-verilog HDL，design a watch, digital system design
<谢馨阳> 在 2025-06-08 上传 | 大小：7.29mb | 下载：0

[VHDL编程] F0501

说明：汽车VCU控制器测试工装的程序，STM32单片机扩展总线读写FPGA内部RAM，DDS方式产生PWM，PWM频率，脉宽测量功能(Automotive VCU controller test tooling procedures, STM32 microcontroller expansion bus read and write FPGA, the internal RAM, DDS way to generate PWM, PWM frequency, pulse width measurem
<nan211 > 在 2025-06-08 上传 | 大小：7.32mb | 下载：0