[VHDL编程] digital_lock

说明：数字密码锁verilog源代码，包括键盘输入，控制模块，和显示模块。-Digital code lock verilog
<王彬> 在 2025-06-08 上传 | 大小：1kb | 下载：0

[VHDL编程] ADD_UNIT

说明：floating point add unit
<David> 在 2025-06-08 上传 | 大小：1kb | 下载：0

[VHDL编程] deserialize-VHDL

说明：VHDL写的串并转换代码，经ISE13.3测试能用的。-VHDL to write a serial-to-parallel conversion code, can be used the ISE13.3 test.
<瞿鑫> 在 2025-06-08 上传 | 大小：1kb | 下载：0

[VHDL编程] adder16_2

说明：１６位２级流水线加法器的ｖｅｒｉｌｏｇ设计-16 2 pipeline adder Verilog design
<张山> 在 2025-06-08 上传 | 大小：1kb | 下载：0

[VHDL编程] ade

说明：用verilog HDL语言实现一个8位串行乘法器-An 8-bit serial multiplier with Verilog HDL language
<张山> 在 2025-06-08 上传 | 大小：1kb | 下载：0

[VHDL编程] mul_addtree

说明：用verilog HDL语言实现一个4位的流水线乘法器-Achieve a 4-bit pipelined multiplier using Verilog HDL language
<张山> 在 2025-06-08 上传 | 大小：1kb | 下载：0

[VHDL编程] 5-6

说明：用verilog实现节省乘法器的16位复数乘法-16-bit complex multiplication verilog to achieve savings multiplier
<张山> 在 2025-06-08 上传 | 大小：1kb | 下载：0

[VHDL编程] divider

说明：用verilog实现一个被除数位8位、除数为4位的高效除法器-Verilog to achieve a dividend of 8, division by four efficient divider
<张山> 在 2025-06-08 上传 | 大小：1kb | 下载：0

[VHDL编程] 5-17

说明：用verilog实现一个基于流水线结构的正、余弦信号发生器-Based on Pipeline Structure verilog to achieve a sine and cosine signal generator
<张山> 在 2025-06-08 上传 | 大小：1kb | 下载：0

[VHDL编程] led-fiash

说明：可以在xilinx上进行仿真，并且下载到开发板上实现LED发光管的操作，并且可以根据程序调整发光的顺序以及快慢-Xilinx simulation, and downloaded to the development board to achieve the operation of the LED light tube, and can be adjusted according to the procedures in the order as well as the speed of th
<沈攀> 在 2025-06-08 上传 | 大小：1kb | 下载：0

[VHDL编程] traffic_lights

说明： 交通灯控制器控制红（r）、绿（g）、黄（y）三种不同颜色的交通灯，这三种不同颜色灯的亮、灭分别由三个定时器（timer1、timer2、timer3）控制；  当某个定时器工作时，它所控制的交通灯亮，直到设定的定时时间到（该定时器状态由’0’变’1’），交通灯跳转到另一种状态；  clk是脉冲控制端（图中未标出）；reset是异步复位端，复位状态为红色交通灯亮；  输出端r、g、y分别表示三种颜色交通灯的亮、灭状态。
<吴胜兵> 在 2025-06-08 上传 | 大小：1kb | 下载：0

[VHDL编程] camera_fifo_ctrl

说明：camera异步接口中FIFO控制部分的源代码-FIFO control section of the source code in the asynchronous interface, camera
<袁璐> 在 2025-06-08 上传 | 大小：1kb | 下载：0