[VHDL编程] spdmeasure

说明：脉冲测速，用VERILOG语言实现，自动跳档-Pulse velocity, with the VERILOG language, automatically skip files
<dingweisen> 在 2025-12-16 上传 | 大小：22.84mb | 下载：0

[VHDL编程] Nios_Example__SD_35TFT

说明：
<王亮> 在 2025-12-16 上传 | 大小：22.84mb | 下载：0

[VHDL编程] Nios_Example_07_SD_35TFT

说明：这是一个nios工程，控制TFT液晶屏的程序。FPGA平台用Verilog HDL语言编写的，MCU软核程序有C语言编写。通过这一个完成的工程，你就会明白SOPC的一些实现方法。-This is a nios engineering, control TFT LCD screen program. The FPGA platform Verilog HDL language preparation with the nuclear program has a soft, MCU written
<方芳> 在 2025-12-16 上传 | 大小：22.82mb | 下载：1

[VHDL编程] EP2C8Q_V1_Nios_Example_07_SD_35TFT

说明：基于EP2C8Q 的，NIOS读写SD卡，以及TFT-LCD控制的Example-Based on EP2C8Q of, NIOS SD card reader, and TFT-LCD Control Example
<moke> 在 2025-12-16 上传 | 大小：22.82mb | 下载：0

[VHDL编程] FIFO

说明：对先入先出的缓冲器进行读写操作，可以设置缓冲器的大小，和存储内容的格式。-it is to implent an FIFO.
<杜飞飞> 在 2025-12-16 上传 | 大小：22.89mb | 下载：0

[VHDL编程] PWM_LED

说明：基于DE2_70平台，编写nios软核c代码，控制流水灯，硬件实现验证通过，适合入门-Based DE2_70 platform, written nios soft core c code, control water lights, verified by hardware implementation, suitable for entry
<黄信 > 在 2025-12-16 上传 | 大小：22.82mb | 下载：0

[VHDL编程] DE2_70_NET_UART_DMA

说明：采用NIOS编写c代码实现dma传输，加入dma9000网络传输功能-Write c code using NIOS dma transfer, adding dma9000 network transmission function
<黄信 > 在 2025-12-16 上传 | 大小：22.83mb | 下载：0

[VHDL编程] stopwatch

说明：毫秒级跑表设计,基于xilinx公司的Spartan3,用microblaze嵌入式方式实现的。-millisecond stopwatch design
<husileng> 在 2025-12-16 上传 | 大小：22.93mb | 下载：0

[VHDL编程] GPIO_PL_IPCORE

说明：VIVADO 2016.4 通过PS和PL实现GPIO接口的实现方式（3），这是完整工程！-VIVADO 2016.4 u901A u8FC7PS u548CP u5B4E u73B0GPIO u63A5 u53E3 u7684 u5B9E u73B0 u65B9 u5F0F uFF083 uFF09 uFF0C u8FD9 u662F u5B8C u6574 u5DE5 u7A0B uFF01
<lisq> 在 2025-12-16 上传 | 大小：22.79mb | 下载：0

[VHDL编程] modelsim-gcc-4.2.1-mingw32vc9

说明：Necessary file for Modelsim compiler on Windows
<ryulee88 > 在 2025-12-16 上传 | 大小：22.81mb | 下载：0

[VHDL编程] ethernet_loopback

说明：通过FPGA驱动千兆以太网口，完成SPARTAN6上的UDP数据包闭环测试，即通过网口发送数据包到FPGA，FPGA内部将接收到的数据返回到PC机，建议测试之前添加ARP静态绑定，FGPA内部的IP以及MAC地址在ROM里的COE文档里可以看到，发送端添加了CRC以及整体CHECKSUM的计算(Driven by FPGA Gigabit Ethernet port, UDP SPARTAN6 data packet on the closed loop test, through the ne
<marktuwen > 在 2025-12-16 上传 | 大小：22.83mb | 下载：0

[VHDL编程] User_IP

说明：如何在 VIVADO 中创建用户自定义的IP(How to create user defined IP in VIVADO)
<一无窒碍 > 在 2025-12-16 上传 | 大小：22.81mb | 下载：0