[VHDL编程] Clock_div

说明：偶数分频及50占空比输出，很详细，适合初学者-Even frequency division and duty cycle of the output 50, in great detail, suitable for beginners
<辛书伟> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] PWM_breath

说明：呼吸灯自动控制程序 ,暗到亮亮到暗 ,调整占空比-Breathing lights automatically control procedures very fun wow
<辛书伟> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] fenpin

说明：基于50M分10K 1K 1000 100 10 1的分频，占空比 10/1-Based 50M min 10K 1K 1000 100 10 1 division, duty cycle 10/100
<辛书伟> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] ADC0804

说明：基于adc0804lcn的verilog 程序转换，程序提供了一个范例，仅供大家学习参考-Adc0804lcn based on the Verilog program conversion, the program provides a sample, for everyone to learn the reference
<宁静> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] FSM

说明：用verilog语言编写的FSM文件，有限个状态及在这些状态之间的转移和动作等行为的数学模型，在计算机领域有着广泛的应用。-Mathematical model with verilog language FSM file transfer and finite number of states and actions between these states and other behavior in the computer industry has a wide range of appl
<huawei> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] CLA_20

说明：用verilog语言编写的CLA_20文件。CLA_20是20位超前进位加法器的源代码，该代码验证后功能正确，读者可以自行编写testbench代码进行验证。-With verilog language CLA 20 files. CLA 20 is 20 lookahead adder source code after the code verification function correctly, readers can write their own testbench code fo
<huawei> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] CLA_4

说明：用verilog语言编写的CLA_4文件。CLA_4是4位超前进位加法器的源代码，该代码验证后功能正确，读者可以自行编写testbench代码进行验证。-With verilog language CLA 4 files. CLA 4 is a four-ahead adder source code after the code verification function correctly, readers can write their own testbench code for ver
<huawei> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] write

说明：使用golang生成一个coe文件，初始化rom。其中随机产生10000个数值作为初始化值-Use golang generate a coe file to initialize rom. Wherein the randomly generated value as the initial value 10000
<> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] reg

说明： 8-bit Shift-Left Register with Positive-Edge Clock, Synchronous Parallel Load, Serial In, and Serial Out- 8-bit Shift-Left Register with Positive-Edge Clock, Synchronous Parallel Load, Serial In, and Serial Out
<evgesha> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] hdmi_test

说明：HDMI时序及其仿真文件，可在显示器上显示色彩图形，时序标准为CEA861-D。-HDMI timing and simulation files, can be displayed on the monitor color graphics, timing standards for CEA861-D.
<李玉> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] ads7883

说明：FPGA中用Verilog HDL语言读取串行ads7883数据-FPGA using Verilog HDL language to read the serial data ads7883
<songxinliang> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] dac8552

说明：FPGA中利用状态机实现串并转换，读取dac8552数据-FPGA utilizing state machine string and conversion, data read dac8552
<songxinliang> 在 2025-06-18 上传 | 大小：1kb | 下载：0