[VHDL编程] zhuangtaiji

说明：状态机的使用 verilog】 真的就这么多了-verilog
<xuxf> 在 2025-06-13 上传 | 大小：2kb | 下载：0

[VHDL编程] USB_Interface

说明：verilog USB USB的slave fifo的控制-verilog USB
<xuxf> 在 2025-06-13 上传 | 大小：2kb | 下载：0

[VHDL编程] pyball

说明：Hex type memory file. Used to update memory in a simple MIPS processor
<Peace> 在 2025-06-13 上传 | 大小：2kb | 下载：0

[VHDL编程] code

说明：spi接口 实现spi的传送 包括主从模式，时钟的建立。和数据的传送三部分-spi code very good for spi
<鲍鲍> 在 2025-06-13 上传 | 大小：2kb | 下载：0

[VHDL编程] dflipflop

说明：d flipflop for verilog code
<mella> 在 2025-06-13 上传 | 大小：2kb | 下载：0

[VHDL编程] uart

说明：状态机实现的可配置uart模块，经过fpga验证-State machine implementation can be configured to uart module, after verification fpga
<sj> 在 2025-06-13 上传 | 大小：2kb | 下载：0

[VHDL编程] ftdd

说明：在fpga中实现demosaicing的功能-Implemented in fpga function demosaicing
<吴佳良> 在 2025-06-13 上传 | 大小：2kb | 下载：0

[VHDL编程] exp_cpu_vhd

说明：cpu模型，除了时序和显示模块，有两个warning-A CPU module except downloading parts,such as SHIXU and XIANSHI.This version has 2 warning as below.But functional waveform shows --a right execution of computing. --ZHANG Hongjie 2010.6.11 -- Warning: Inf
<doufangzheng> 在 2025-06-13 上传 | 大小：2kb | 下载：0

[VHDL编程] iis_audio

说明：24位立体声AD，IIS从模式数字音频数据接收。-24-bit stereo AD, IIS receives digital audio data from the model.
<wen> 在 2025-06-13 上传 | 大小：2kb | 下载：0

[VHDL编程] PING

说明：一个甲、乙双方参赛，裁判参与的乒乓球比赛游戏模拟机。用8个发光二极管排成一条直线，以中点为界，两边各代表参赛双方的位置，其中点亮的发光二极管代表“乒乓球”的当前位置，点亮的发光二极管依次由左向右或由右向左移动。当球运动到某方的最后一位时，参赛者应立即按下自己一方的按钮，即表示击球，若击中，则“球”向相反方向运动，若未击中，则对方得1分。设置自动计分电路，双方各用二位数码管来显示计分，每局11分。每人发2球，7局4胜制。自动几分并显示-A A, B both play, the referee i
<> 在 2025-06-13 上传 | 大小：2kb | 下载：0

[VHDL编程] SERIAL_CONTROLLER

说明：UART控制，使用三段式编写，非常规范，可以通过编译，仿真-UART transmission, the use of three-step preparation, very standard, you can compile, simulation
<学习> 在 2025-06-13 上传 | 大小：2kb | 下载：0

[VHDL编程] z_motor_driver

说明：VERILOG 直流无刷驱动模块，可进一步完善并优化。 已通过测试-VERILOG brushless DC drive module can be further improved and optimized. Has been tested
<tcw822> 在 2025-06-13 上传 | 大小：2kb | 下载：0