[VHDL编程] cpu

说明：5 stage pipeline CPU, verilog HDL code-5 stage pipeline CPU
<dylan> 在 2025-06-10 上传 | 大小：2kb | 下载：0

[VHDL编程] shizhong

说明：vhdl描述的数字钟，功能一样，方法不同-vhdl descr iption of the digital clock, the same function, different methods
<苏杰> 在 2025-06-10 上传 | 大小：2kb | 下载：0

[VHDL编程] PWM256

说明：Verilog 所寫的可程式 PWM 信號產生器. 特點是設定參數時不會產生Glitch現象. 包含二個 .do 檔給 model*sim 幫助編譯及模擬.-A PWM generator writing in Verilog. This module will generate glitch while changing the setting. Including 2 .do files which can help compiling and simulating in the model
<Andy> 在 2025-06-10 上传 | 大小：2kb | 下载：0

[VHDL编程] sram_my

说明：实现FPGA对sram的控制，仿真验证通过，注解详细-An sram control to realize the FPGA, and the simulation verify through
<水哥> 在 2025-06-10 上传 | 大小：2kb | 下载：0

[VHDL编程] DS1820

说明：DS18B20温度传感器，用verilog语言实现-DS18B20 temperature sensor, with the verilog language
<qifo> 在 2025-06-10 上传 | 大小：2kb | 下载：0

[VHDL编程] wiredly

说明：DDR2生成文件是使用DDR2不可少的代码，是软件自动生成的~-DDR2 DDR2 generated file is essential to use the code, the software automatically generated ~
<徐翔> 在 2025-06-10 上传 | 大小：2kb | 下载：0

[VHDL编程] vga_display

说明：采用VHDL语言针对spartan3e开发板写的VGA例程，包含.ucf配置文件-VHDL language used to write for spartan3e development board VGA routines, including. ucf profile.
<wangshunliang> 在 2025-06-10 上传 | 大小：2kb | 下载：0

[VHDL编程] RS232

说明：RS232 用vhdl语言实现，很有用-RS232 with a vhdl language, very useful
<yuexinqi> 在 2025-06-10 上传 | 大小：2kb | 下载：0

[VHDL编程] szshizhong

说明：VHDL语言实现数字时钟，并可以显示时和秒-VHDL, digital clock, and can be displayed and the second
<宋洁茹> 在 2025-06-10 上传 | 大小：2kb | 下载：0

[VHDL编程] AES_enc_core_tb

说明：this code discribers testbench for aes algorithm. it is written by .vhdl
<le> 在 2025-06-10 上传 | 大小：2kb | 下载：0

[VHDL编程] 83_multiplexer

说明：vhdl 语言 开发 程序比较详尽 微处理器 里面的部件-vhdl language development program inside the more detailed parts of the microprocessor
<王俊> 在 2025-06-10 上传 | 大小：2kb | 下载：0

[VHDL编程] 84_REG

说明：vhdl 语言 开发 程序比较详尽 微处理器 里面的部件-vhdl language development program inside the more detailed parts of the microprocessor
<王俊> 在 2025-06-10 上传 | 大小：2kb | 下载：0