[VHDL编程] uart

说明：VHDL语言模拟异步串口程序，实测可用，欢迎下载-uart source design by FPGA
<yantl> 在 2025-06-20 上传 | 大小：2kb | 下载：0

[VHDL编程] rs232

说明：verily 串口rs232代码，可参数化波特率-uart code in verilog
<wushaowei> 在 2025-06-20 上传 | 大小：2kb | 下载：0

[VHDL编程] UART

说明：UART (serial) protocol in VHDL with receive & send
<Roohi> 在 2025-06-20 上传 | 大小：2kb | 下载：0

[VHDL编程] lms_ad_filt123

说明： LMS Adaptive Filter-LMS Adaptive Filter
<刘亮亮> 在 2025-06-20 上传 | 大小：2kb | 下载：0

[VHDL编程] RT-ADDRESS

说明：芯片驱动控制程序 61580 1553b rt-61580 1553b rt
<ye> 在 2025-06-20 上传 | 大小：2kb | 下载：0

[VHDL编程] FSM

说明：这是一个有限状态机的设计，并且用来测试一个学列，七段数码管输出检测序列的值，有限状态机用三段式编写。- This is a finite state machine design, and used to test a school, seven-segment digital output detection sequence value, the finite state machine with three-stage preparation.
<east> 在 2025-06-20 上传 | 大小：2kb | 下载：0

[VHDL编程] inter_deleaver

说明：This the code for the interleaver and the deinterleaver in the verilog code.-This is the code for the interleaver and the deinterleaver in the verilog code.
<rion> 在 2025-06-20 上传 | 大小：2kb | 下载：0

[VHDL编程] fifofinal

说明：FIFO verilog学习时的基础编程练习。以8位输入，8位输出为例，输入输出采取不同时钟。 附加testbench。-first in first out
<刘思晗> 在 2025-06-20 上传 | 大小：2kb | 下载：0

[VHDL编程] ADC

说明：verilog At the last, before starting fist go through the FPGA NEXYS2 Board manual. It will be useful for you for this interfacing and also for the future. Best of luck…, try this one because practice makes man perfect. And, yes also if you have a
<sid> 在 2025-06-20 上传 | 大小：2kb | 下载：0

[VHDL编程] Vector_Matrix_Multiplier

说明：VHDL Vector Matrix Multiplier
<AhMahdi> 在 2025-06-20 上传 | 大小：2kb | 下载：0

[VHDL编程] Seq_det_binary

说明：FSM Seq detector in binary encoding
<vki> 在 2025-06-20 上传 | 大小：2kb | 下载：0

[VHDL编程] top

说明：先将并行数据转换为串行位流，再将串行位流转换为并行数据，两个模块共用一条并行总线和时钟。-First parallel data into a serial bit stream, then the serial bit stream into parallel data, two modules share a parallel bus and a clock.
<乔帅> 在 2025-06-20 上传 | 大小：2kb | 下载：0