[VHDL编程] STATE2

说明：VHDL源代码，使用VHDL语言编写，莫尔型状态机-VHDL source code, the use of VHDL language, Moore type state machine
<罗兰> 在 2025-06-19 上传 | 大小：3kb | 下载：0

[VHDL编程] STATE3

说明：VHDL源代码，使用VHDL语言编写，异步复位状态机-VHDL source code, the use of VHDL language, asynchronous reset state machine
<罗兰> 在 2025-06-19 上传 | 大小：3kb | 下载：0

[VHDL编程] STATE4

说明：VHDL源代码，使用VHDL语言编写，米勒型状态机-VHDL source code, the use of VHDL language, Miller-type state machine
<罗兰> 在 2025-06-19 上传 | 大小：3kb | 下载：0

[VHDL编程] STATE5

说明：VHDL源代码程序，使用VHDL语言编写，米勒，莫尔型状态机-VHDL source code, the use of VHDL language, Miller, Moore type state machine
<罗兰> 在 2025-06-19 上传 | 大小：3kb | 下载：0

[VHDL编程] FIFO

说明：VHDL源代码程序，使用VHDL语言编写，一个FIFO的代码实现工程-VHDL source code, the use of VHDL language, a FIFO realize the code works
<罗兰> 在 2025-06-19 上传 | 大小：3kb | 下载：0

[VHDL编程] divider

说明：基于srt-2算法，利用verilog实现16位定点无符号数除法器（除数、被除数均由16位整数和16位小数组成，商由32位整数和16位小数构成，余数由32位小数组成）-Based on the srt-2 algorithm, the use of Verilog to achieve 16-bit unsigned fixed-point divider number (divisor, dividend by 16-bit integer and 16 fractional composit
<刘蒲霞> 在 2025-06-19 上传 | 大小：3kb | 下载：0

[VHDL编程] verilog_UART

说明：This Verilog HDL descr iption implements a UART Version 1.1 : Original Creation 2.1 : added comments
<keyoung> 在 2025-06-19 上传 | 大小：3kb | 下载：0

[VHDL编程] gal_16v8

说明：基于GAL16V8D的一个时钟整开逻辑代码.Verilog编写!-GAL16V8D based on a clock the whole logic of the code to open. Verilog prepared!
<ZZ> 在 2025-06-19 上传 | 大小：3kb | 下载：0

[VHDL编程] s3esk_startup

说明：这是一个用VHDL语言写的LCD驱动程序！希望对大家有用-This is a VHDL language used to write drivers for the LCD! Hope useful for everyone
<钟跃民> 在 2025-06-19 上传 | 大小：3kb | 下载：0

[VHDL编程] hanmingjiaozhi

说明：通过VHDL实现汉明码，交织码的编码与解码，开发环境Quartus-Through VHDL realize hamming code, interleaving the encoding and decoding code, development environment, Quartus
<mayue> 在 2025-06-19 上传 | 大小：3kb | 下载：1

[VHDL编程] SRAM

说明：SRAM编译过的源代码 强烈推荐
<JP> 在 2025-06-19 上传 | 大小：3kb | 下载：0

[VHDL编程] 16bitadder

说明：16位快速加法器verilong实现，很值得一看~
<屈开> 在 2025-06-19 上传 | 大小：3kb | 下载：0