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[VHDL编程] 1
说明:计数显示电路。由十进制计数器模块(BCD_CNT)、分时总线切换电路模块(SCAN)和七段显示译码器电路模块(DEC_LED)构成。输入端口为为十进制计数器时钟clk,异步复位清零信号reset,分时总线切换电路时钟clkdsp。在reset信号为1时,电路复位不工作;在reset信号为0时,在每个clk的上升沿计数器将加1。在每个clkdsp的上升沿将会改变对三个数码管的扫描选通。输出端口为数码管选通信号sel(两位),输出到七段数码管的数据信号ledout(七位)。-Count displa<成思远> 在 2025-06-21 上传 | 大小:3kb | 下载:0
[VHDL编程] verilogfile
说明:四选一MUX 电路。作为寄存器或者其他电路的输入选择控制。也是ASIC 设计中的基本门电路之一。-4-1 MUX, used as register or input controller.<James> 在 2025-06-21 上传 | 大小:3kb | 下载:0
[VHDL编程] romPlcd1602
说明:用verilog hdl实现从fpga内部rom中读取数据在lcd1602上显示-The data in the fpga rom is read out and shown in lcd1602 by verilog hdl<sxy> 在 2025-06-21 上传 | 大小:3kb | 下载:0