[VHDL编程] arbit

说明：verilog 代码. 经验证成功,可以作为标准单元库,为FPGA设计者使用.-Verilog code. Certified success, as a standard cell library for the use of FPGA designers.
<宋昆仑> 在 2025-06-20 上传 | 大小：5kb | 下载：0

[VHDL编程] 分频器VHDL描述

说明：在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号时非常重要的。-in digital circuits, the need for regular high frequency clock operating frequency for hours, a lower frequency of the clock signal. We know that the hardware circuit design clock signal i
<王力> 在 2025-06-20 上传 | 大小：5kb | 下载：0

[VHDL编程] tcdg.vhdl

说明：des vhld 源码　程序完成了DES的编码和解码功能-des vhld source procedures completed DES encoding and decoding
<王亮> 在 2025-06-20 上传 | 大小：5kb | 下载：0

[VHDL编程] VHDL程序范例

说明：这是有关VHDL的一些范例，可以通过范例学习一点东西，巩固自己学过的东西-This is the VHDL some examples, examples can learn something consolidate learned things
<刘建> 在 2025-06-20 上传 | 大小：5kb | 下载：0

[VHDL编程] CPLD_DMA

说明：这是一款USB接口ISP1582器件实现DMA传输的辅助电路的硬件设计源代码-This is a ISP1582 USB device DMA transmission of the auxiliary circuit hardware design source code
<张国梁> 在 2025-06-20 上传 | 大小：5kb | 下载：0

[VHDL编程] 8bitsine

说明：8bit采样sine波形发生器,一共两个文件，各自用VHDL和VERILOG编写，通信开发平台专用-8bit sampling sine wave generator, a total of two papers, each with VHDL and VERILOG preparation, communications development platform dedicated
<王刚> 在 2025-06-20 上传 | 大小：5kb | 下载：0

[VHDL编程] verilogexperance

说明：verilog硬件描述语言进行开发的一些实际经验-Verilog hardware descr iption language for the development of some practical experience
<王磊> 在 2025-06-20 上传 | 大小：5kb | 下载：0

[VHDL编程] 88_arms_counter

说明：vhdl源程序,可在quartus中编辑测试，仿真。-VHDL source code can be edited in Quartus test, simulation.
<tom> 在 2025-06-20 上传 | 大小：5kb | 下载：0

[VHDL编程] temcon

说明：此程序用汇编语言写的，适用于51系列的单片机，程序有详细的注解。-this procedure was used assembly language and applicable to the Series 51 microcontroller, the procedures detailed footnotes.
<胡建兵> 在 2025-06-20 上传 | 大小：5kb | 下载：0

[VHDL编程] vhdlprogram

说明：用复杂可编程逻辑器件(CPLD)实现的数字钟控系统-with complex programmable logic devices (CPLD) with a digital clock control system
<王永> 在 2025-06-20 上传 | 大小：5kb | 下载：0

[VHDL编程] GenericInterruptBlock

说明：VHDL语言编写的中断模块,是个一般性的设计,可以很容易修改到你自己的设计中去.-VHDL modules prepared by the interruption, is a general design, it is very easy to change your own design.
<citybus> 在 2025-06-20 上传 | 大小：5kb | 下载：0

[VHDL编程] detector

说明：
<123> 在 2025-06-20 上传 | 大小：5kb | 下载：0