[VHDL编程] clock

说明：多功能数字钟Verilog HDL的源码，能够整点报时，报整点数，设定任意时刻闹钟，低音高音两种频率。-Multi-function digital clock Verilog HDL source code, set the alarm clock at any time, bass treble two frequencies. It s for FPGA.
<Stone Lei> 在 2025-06-19 上传 | 大小：961kb | 下载：0

[VHDL编程] MAXplusII_

说明：maxplus2 的功能达介绍 让你更加 熟练使用这个软件 更加清晰-maxplus2
<thuwudi> 在 2025-06-19 上传 | 大小：961kb | 下载：0

[VHDL编程] fft_32K

说明：This example describes a 32K-point fast Fourier transform using the Altera FFT IP MegaCore. 描述了一个32K的点快速傅立叶变换（FFT） 。
<Joey196t> 在 2025-06-19 上传 | 大小：961kb | 下载：0

[VHDL编程] Experiment03

说明：FPGA黑金开发板实验教程，实验3的源代码。实验手册见《verilog那些事儿》-Black gold FPGA development board test tutorials, experiment 3, the source code. Laboratory manual, see " verilog that thing"
<castlezju> 在 2025-06-19 上传 | 大小：961kb | 下载：0

[VHDL编程] wangyong

说明：用VHDL实现数字钟编码 ，这里是所有源代码和报告-output a digital clock
<何慧芳> 在 2025-06-19 上传 | 大小：961kb | 下载：0

[VHDL编程] XD-D01-20110108

说明：压缩感知是近几年比较热门的话题，其中我研究的双像素相机就是基于DMD光调制系统和它-Compressed sensing is more popular in recent years, the topic, which I studied double pixel camera is based on the the DMD light-modulation system and
<张一> 在 2025-06-19 上传 | 大小：962kb | 下载：0

[VHDL编程] ise

说明：设计微处理器基本输入输出系统，实现投票系统，通过拨码开关（SW0~SW3）输入，当BTN North (V4)键被按下时收集投票。若投票数大于或等于3票，则点亮板上的LD0，并在超级终端输出“Pass!”。若投票数小于3票，则不点亮LD0，并在超级终端输出“Lose!”-Design microprocessor basic input output system, voting system, input via DIP switch (SW0 to SW3) to collect the b
<王先生> 在 2025-06-19 上传 | 大小：962kb | 下载：0

[VHDL编程] finaldesign_watch

说明：基于VHDL的数字跑表源码，芯片采用ALTERA公司的ACEX1K 系列的EP1K10TC100-3，项目设计过程中，用EDA技术作开发手段，运用VHDL语言，实现从0.01秒到59分59秒59 的设计。-VHDL-based digital stopwatch source, ALTERA chip company ACEX1K series EP1K10TC100-3, the project design process, by means of EDA technology for th
<huyanting> 在 2025-06-19 上传 | 大小：962kb | 下载：0

[VHDL编程] 11.ppt

说明：THIS USEFULL FOR VLSI-THIS IS USEFULL FOR VLSI
<GOPALAKRISHNAN E> 在 2025-06-19 上传 | 大小：962kb | 下载：0

[VHDL编程] example19-LCD1602

说明：基于verilog HDL的LCD1602显示程序，调试通过，可直接调用。-Based verilog HDL of LCD1602 display program, debugging through, can be called directly.
<lwb> 在 2025-06-19 上传 | 大小：962kb | 下载：0

[VHDL编程] example17-DS1302_ok

说明：FPGA verilog HDL开发的时钟芯片DS1302程序，调试可用。-FPGA verilog HDL developed clock chip DS1302, debuggers are available.
<lwb> 在 2025-06-19 上传 | 大小：962kb | 下载：0

[VHDL编程] Altera-verilog-DS1302_ok

说明：Altera开发板上面，运行OK的DS1302程序；(Altera flatform, dirve ds1302 device, test ok.)
<武哥 > 在 2025-06-19 上传 | 大小：962kb | 下载：0