资源列表

« 1 2 ... .39 .40 .41 .42 .43 1244.45 .46 .47 .48 .49 ... 4310 »

[VHDL编程RLC Test

说明:RLC Test程序,一个电子竞赛的题目。里面有详尽的源代码。-RLC Test procedures, an electronic race issue. There are detailed source code.
<林玉儿> 在 2025-05-26 上传 | 大小:621kb | 下载:0

[VHDL编程jtag

说明:verilog 实现的 jtag TAP , 转自 opencore.com, 已通过验证-Verilog realize the jtag TAP, carried opencore.com, has passed validation
<hegs> 在 2025-05-26 上传 | 大小:621kb | 下载:0

[VHDL编程Baseon

说明:基于FPGA_DSP的1553B总线通用接口设计与实现-Based on the 1553B bus FPGA_DSP universal interface design and implementation
<rich> 在 2025-05-26 上传 | 大小:622kb | 下载:1

[VHDL编程6709900002a_604

说明:lg tv service manuals lcd
<ROLANDAS> 在 2025-05-26 上传 | 大小:622kb | 下载:0

[VHDL编程Example-b4-1

说明:复杂的可编程逻辑器件硬件编程语言实例上传先进先出范例通过动手实践,熟悉Altera基本宏功能的产生和实现方法。-The example of cpld
<张超> 在 2025-05-26 上传 | 大小:622kb | 下载:0

[VHDL编程DDS_ad9851

说明:该代码是基于FPGA的的DDS_ad9851的代码,用于产生正弦波,其中可以调节频率等波形特性-The code is the code DDS_ad9851 of FPGA-based, and used to generate a sine wave, which can adjust the frequency of the waveform characteristics
<飞鹰> 在 2025-05-26 上传 | 大小:622kb | 下载:0

[VHDL编程LCD1602

说明:可以实现在LCD1602液晶显示屏第一行左侧第一位的位置循环显示0~9,并且可以用一个拨码开关BM8实现显示的复位功能。-LCD1602 LCD display can be achieved in the first position of the loop on the left side of the first line of the display from 0 to 9, and can be used to achieve
<ss> 在 2025-05-26 上传 | 大小:623kb | 下载:0

[VHDL编程Experiment01

说明:FPGA源码,初学者使用,时序程序分析,整数乘法器-FPGA source code, for beginners to use, timing program analysis,Integer multiplier
<李清政> 在 2025-05-26 上传 | 大小:622kb | 下载:0

[VHDL编程S_FIFO

说明:自己编写的同步Verilog FiFO 还是不错的 可以-Verilog 同步 FIFO
<john> 在 2025-05-26 上传 | 大小:623kb | 下载:0

[VHDL编程Digital_clock

说明:教程 基于FPGA的智能闹钟,控制NOKIA5110(Intelligent alarm clock based on FPGA, control N O K I A 5110)
<Terence Zhao > 在 2025-05-26 上传 | 大小:622kb | 下载:0

[VHDL编程Verilog秒表设计

说明:用verilog在basys2开发板上实现一个具有置零、开始、暂停、记忆功能的秒表。(Implement a stopwatch which containing reset,pause,start,memory functions with the verilog on the vivado based on the basys2 development board.)
<terriao > 在 2025-05-26 上传 | 大小:623kb | 下载:0

[VHDL编程AdsSimpleDesign_3S1000_07Oct04

说明:LVDS de-serilization
<roc_verilog> 在 2025-05-26 上传 | 大小:622kb | 下载:0
« 1 2 ... .39 .40 .41 .42 .43 1244.45 .46 .47 .48 .49 ... 4310 »

源码中国 www.ymcn.org