[VHDL编程] CPU设计

说明：用VHDL设计的一个16为CPU，内有开发文档以及源代码
<oliver_hildebrand@163.com> 在 2010-10-17 上传 | 大小：393kb | 下载：0

[VHDL编程] wtut_vhd

说明：VHDL hardware descritpion language examples for implementing a FPGA board
<Marta> 在 2025-06-03 上传 | 大小：393kb | 下载：0

[VHDL编程] ISE_gate

说明：Spartan3E的例程————门电路实现-a simple example（gate） of spartan 3E
<hhq> 在 2025-06-03 上传 | 大小：393kb | 下载：0

[VHDL编程] jiaotongdeng

说明：本程序采用verilog语言实现交通灯的模拟，很有实用价值！有具体的程序！-This procedure uses verilog language simulation of traffic lights, very practical! Has a specific program!
<欢欢> 在 2025-06-03 上传 | 大小：393kb | 下载：0

[VHDL编程] vlsi-fft-finiteword

说明：超大规模集成电路中FFT处理器设计中的有限字长影响分析，并比较了基2DIT和DIF算法的性能特点；-VLSI FFT processor design of finite word length effects, and compare the base 2DIT and DIF algorithm performance characteristics
<wang gang> 在 2025-06-03 上传 | 大小：393kb | 下载：0

[VHDL编程] RS232

说明：EP2C8Q208_Quartus_V8.0 基于FPGA实现RS232 VHDL代码-EP2C8Q208_Quartus_V8.0 FPGA-based implementation RS232 VHDL code
<zkzkzk> 在 2025-06-03 上传 | 大小：393kb | 下载：0

[VHDL编程] wtut_sc

说明：source code design schematics by VHDL
<lyly> 在 2025-06-03 上传 | 大小：393kb | 下载：0

[VHDL编程] 1

说明：手把手教你学CPLD／FPGA设计（一）Taught you learn CPLD / FPGA design (a)-Taught you learn CPLD/FPGA design (a)
<man> 在 2025-06-03 上传 | 大小：393kb | 下载：0

[VHDL编程] Publictelephone

说明：用verilog设计的一个公用电话计费系统的设计文档-With verilog design of a public telephone billing system design documents
<LC> 在 2025-06-03 上传 | 大小：393kb | 下载：0

[VHDL编程] URAT

说明：在ISE环境下，用VHDL语言实现RS232串口设计，实现串口通信。通过串口调试工具向 0000000UART发送16进制数，FPGA将UART接收到的串行数据转换为并行数据，并在8个 LED灯上输出显示；同时，并行数据又被重新转换为串行数据，重新送给RS-232接口，并在 串口调试工具上再次显示，SW0为复位键。 比如：串口调试工具发送两位16进制数，然后能在LED上显示，并且重新在串口调试工 具上显示。串口调试工
<panda> 在 2025-06-03 上传 | 大小：394kb | 下载：0

[VHDL编程] axi_ipif_v2.3

说明：The AXI4-Lite IP Interface (IPIF) is a part of the Xilinx family of Advanced RISC Machine (ARM) Advanced Microcontroller Bus Architecture (AMBA) Advanced eXtensible Interface (AXI) control interface compatible products.
<forestmeng > 在 2025-06-03 上传 | 大小：394kb | 下载：0

[VHDL编程] Verilog-基本语法

说明：Verilog设计典型指导资料,有学习的价值(Verilog design typical guidance information, has the value of learning)
<我法提了> 在 2025-06-03 上传 | 大小：394kb | 下载：0