资源列表
[VHDL编程] lab1
说明：lab1 report, with code -lab1 report, with codelab1 report, with code<rui@rui.com> 在 2025-06-13 上传 | 大小：323kb | 下载：0
[VHDL编程] addDisplay
说明：四人抢答器，用quartus编译过的，vhdl语言，说明详细，欢迎各位下载，-add display led<吴小平> 在 2025-06-13 上传 | 大小：323kb | 下载：0
[VHDL编程] VHDLscounter
说明：通过VHDL自行设计的一个秒表共有4个输出显示，分别为、十分之一秒、秒、十秒、分，所以共有4个计数器与之相对应（3个十进制计数器，一个6进制计数器用来对十秒进行计数），整个秒表还需有一个复位信号和一个精确的10HZ时钟信号。-Of a self-designed by VHDL stopwatch showed a total of four outputs, namely, one-tenth of seconds, seconds, ten seconds, minutes, so a to<zhangmin> 在 2025-06-13 上传 | 大小：323kb | 下载：0
[VHDL编程] DF2C8_04_BEEP
说明：verilog实现蜂鸣器自动演奏一首乐曲，同时数码管显示当前演奏的简谱音符 符号。-verilog achieve buzzer automatically play a piece of music, and digital display notes the current performance of the musical notation symbols.<qiutian> 在 2025-06-13 上传 | 大小：323kb | 下载：0
[VHDL编程] VHDL_statemachine
说明：MOORE 和MEALY模型的状态机，用VHDL语言描述，本章讲述状态机实现的原理以及方法，希望对大家有用，同时有练习题和思考题-MOORE and MEALY model state machine, using VHDL language descr iption of the state machine implementation of this chapter describes the principle and method, we want to be useful, while<heguo> 在 2025-06-13 上传 | 大小：323kb | 下载：0
[VHDL编程] ShiftRegCore
说明：基于verilog 的移位寄存器sopc软核-verilog based Shift Reg sopc soft core<陈寅生> 在 2025-06-13 上传 | 大小：323kb | 下载：0
[VHDL编程] EDA.DAC8812
说明：DAC8812英文资料，内容非常详细。真值表，时序图，电气特性等。-DAC8812 information in English, the content is very detailed.<jackosn> 在 2025-06-13 上传 | 大小：323kb | 下载：0
[VHDL编程] digital_clock
说明：本程序功能包括时钟计数、可调时、整点报时等。对初学FPGA的同鞋十分有用。程序本人亲自编写、测试，没问题。芯片用的是cyclone3.-The program features include clock counting, adjustable, on the hour when time, etc. For beginners of FPGA with very useful shoes. Program himself write, and test, no problem. Chip u<顾晨程> 在 2025-06-13 上传 | 大小：323kb | 下载：0