[VHDL编程] sdram4m16_L2_42

说明：用FPGA实现SDRAM的操作，具体操作见内部说明文件-FPGA SDRAM with the operation of the specific see internal note
<陈雨> 在 2025-06-09 上传 | 大小：257kb | 下载：0

[VHDL编程] Distributer

说明：VHDL编写的分频器。用于将50MHz的时钟脉冲分频成一个500Hz的扫描时钟和1Hz的秒脉冲。与我的其它8个模块配套构成一个数字钟。-Programmed with VHDL.A clock distributer which generates a 500Hz scaning clock and a 1Hz second impulse. It is one of my total 9 modules that are used to design a digital clock.
<chzhsen> 在 2025-06-09 上传 | 大小：258kb | 下载：0

[VHDL编程] Verilog-learning-book

说明：非常好的用于verilog学习的资料，尤其适合初学者。-Very good information for verilog learning, especially for beginners.
<任栐箴> 在 2025-06-09 上传 | 大小：258kb | 下载：0

[VHDL编程] seriol

说明：verilog的串口发送程序编写，实验证明是正确的，并且经过多次调试-verilog serial transmit programming, experiments proved to be correct, and after several debugging
<> 在 2025-06-09 上传 | 大小：258kb | 下载：0

[VHDL编程] ADCINT

说明：用状态机对ADC0809采样控制电路的实现-ADC0809 sampling control circuit using a state machine implementation
<沈桑霞> 在 2025-06-09 上传 | 大小：258kb | 下载：0

[VHDL编程] fboscl

说明：基于FPGA,利用verilog语言实现反馈振荡器，已经仿真无错误-Based FPGA using Verilog language the feedback oscillator simulation error-free
<ljx> 在 2025-06-09 上传 | 大小：258kb | 下载：0

[VHDL编程] VGA1

说明：基于xilinx FPGA的VGA变色输出实验-Xilinx FPGA-based VGA color output of the experiment
<王建> 在 2025-06-09 上传 | 大小：258kb | 下载：0

[VHDL编程] 006

说明：华为verilog入门教程 本文主要介绍了Verilog HDL 语言的一些基本知识，目的是使初学者能够迅速掌握HDL 设计方法，初步了解并掌握Verilog HDL语言的基本要素，能够读懂简单的设计代码并能 够进行一些简单设计的 语言的基本要素，能够读懂简单的设计代码并能 够进行一些简单设计的Verilog HDL建模。-Huawei verilog Tutorial This paper describes some basic knowledge of Veril
<王佳> 在 2025-06-09 上传 | 大小：258kb | 下载：0

[VHDL编程] HDB3-VHDL-code

说明：HDB3的VHDL语言描述，注释在文件内-HDB3 source code in VHDL
<冰凝> 在 2025-06-09 上传 | 大小：258kb | 下载：0

[VHDL编程] dianzhen

说明：基于CPLD的实现控制8x8点阵动态显示字母的程序，使用VHDL语言，通过调节分频系数可以实现点阵的变换速度，通过改变不同的状态可以让点阵显示不同的图案。- Based on CPLD for control 8x8 dot matrix dynamic display of letters, the use of VHDL language, by adjusting the division ratio can be achieved by changing the speed dot
<孙大幕> 在 2025-06-09 上传 | 大小：258kb | 下载：0

[VHDL编程] AS-SSD-Benchmark

说明：this APP likes shit do you like you can eatand happy go fucking it -this APP likes shit do you like you can eatand happy go fucking it
<bluesffa> 在 2025-06-09 上传 | 大小：258kb | 下载：0

[VHDL编程] Synchronous FIFO

说明：用16*8 RAM实现一个同步先进先出（FIFO）队列设计。由写使能端控制该数据流的写入FIFO，并由读使能控制FIFO中数据的读出。写入和读出的操作由时钟的上升沿触发。当FIFO的数据满和空的时候分别设置相应的高电平加以指示(mplementation of a synchronous first in first out (FIFO) queue design with 16*8 RAM. A write FIFO that controls the data stream by writi
<渔火 > 在 2025-06-09 上传 | 大小：258kb | 下载：0