[VHDL编程] HDL-DE-KE-ZHONGHE-JIANJIE

说明：分析：制定规范 􀁺 设计：状态图，真值表，编写代码。 􀁺 验证：证明电路的正确性。仿真和形式化验 证。 􀁺 综合：高层次到低层次转换。生成网表 􀁺 测试：发现废品。生成测试向量-Analysis: norm 􀁺 design: state diagram, truth table, write the code. 􀁺 Authentication: proof of the c
<zhujizhen> 在 2025-06-10 上传 | 大小：196kb | 下载：0

[VHDL编程] 6soft_247MHz_channel

说明：lte上行信道解交织解复用: RTL: ack_addr_gen.vhd ack地址产生 data_addr_gen.vhd 数据地址产生 de_interl_mux_con_ctrl.vhd 控制单元 de_interl_mux_con_top.vhd 顶层 de_interl_mux_con_tt.vhd 测试平台 de_mux_ram.vhd ram deinterl_pack.vhd 变量定义 delay.vhd 延迟 delayb.vhd 延迟
<renliang> 在 2025-06-10 上传 | 大小：196kb | 下载：0

[VHDL编程] modelsim

说明：modelsim的简明操作指南 适合新手希望有帮助哈-modelsim concise operating instructions for novices want to help Kazakhstan
<zhanglanzi> 在 2025-06-10 上传 | 大小：196kb | 下载：0

[VHDL编程] LCD_light_GAME_SONG_C5H

说明：FPGA的经典程序，具有很大的借鉴价值和移植空间-FPGA' s classic program, has great reference value and transplantation space
<田田> 在 2025-06-10 上传 | 大小：196kb | 下载：0

[VHDL编程] Ring4

说明：用verilog代码编写的环形计数器的FPGA工程。-Verilog code written with the ring counter.
<袁媛> 在 2025-06-10 上传 | 大小：196kb | 下载：0

[VHDL编程] AD[TLC549]

说明：进阶实验之AD[TLC549] 采集模拟输入，电压动态显示在数码管，由verilog编写-Advanced experiments AD [TLC549] capture analog input voltage is dynamically displayed on the LED, written by the verilog
<林爻> 在 2025-06-10 上传 | 大小：196kb | 下载：0

[VHDL编程] frequence

说明：基于verilog语言的频率计，大三的时候写得，我感觉不错哦-Verilog language based on the frequency meter, junior, when written, I feel good, oh
<韦增益> 在 2025-06-10 上传 | 大小：196kb | 下载：0

[VHDL编程] SmallPC2

说明：利用fpga设计最小系统的verilog程序。-Minimum system design using fpga verilog program.
<Mefrank> 在 2025-06-10 上传 | 大小：196kb | 下载：0

[VHDL编程] 100vhdl-example

说明：100个virilog语言的开发经典例子，对于初学者和高级学者都非常有用，直接下载运行就能仿真了-100 virilog classic example of language development, for beginners and advanced scholars are very useful, you can directly download and run a simulation
<陈云> 在 2025-06-10 上传 | 大小：196kb | 下载：0

[VHDL编程] 7

说明：introdction to mav using Filed Programmable Gate Array(FPGA)
<vinay> 在 2025-06-10 上传 | 大小：196kb | 下载：0

[VHDL编程] clock

说明：利用FPGA控制，数码管显示，实现数字钟的功能，经过试验论证，完全可用。-Using FPGA control, digital display, digital clock function, demonstration, tested and fully available.
<shuo men> 在 2025-06-10 上传 | 大小：196kb | 下载：0

[VHDL编程] trafficzhongjieban

说明：用VHDL编写的交通灯显示程序，功能是实现主次干道显示不同时间的绿灯，并在数码管上显示相应时间倒计时，仿真波形已经成功。-Written by VHDL of traffic light show program, the function is to realize primary and secondary road show different time of the green, and in the digital display on the corresponding time c
<龙行> 在 2025-06-10 上传 | 大小：196kb | 下载：0