[VHDL编程] counter

说明：计算器的verilog语言程序代码。能实现加、减、乘、除运算。-verilog language of counter。it can achiev plus o, minus, multiplication and addition operations
<扈静> 在 2025-06-17 上传 | 大小：21kb | 下载：0

[VHDL编程] music_player

说明：基于modelsim和FPGA的音乐播放器-Modelsim and FPGA-based music player
<Peter> 在 2025-06-17 上传 | 大小：21kb | 下载：1

[VHDL编程] src

说明：实现VERILOG音乐播放器功能，但是不能快进，能显示其歌词。 希望有帮助-Realize the VERILOG music player functions, but can t fast forward, to show its lyrics. Hope to have help
<jenny > 在 2025-06-17 上传 | 大小：21kb | 下载：0

[VHDL编程] ps2_keyboard

说明：vhdl for ps2 keyword vhdl for ps2 keyword -vhdl for ps2 keywordvhdl for ps2 keyword
<lbj> 在 2025-06-17 上传 | 大小：21kb | 下载：0

[VHDL编程] DDS_sinwave

说明：基于FPGA对DDS芯片的仿真。能产生10M以上正弦波。并且波形不失真。-Simulation of DDS chip based on FPGA. Can produce more than 10M sine wave. And the waveform is not distorted.
<dalizi> 在 2025-06-17 上传 | 大小：21kb | 下载：0

[VHDL编程] wb_uart_latest.tar

说明：实现一个一16750/16550 UART。该UART内核是完全基于另一个OpenCores的项目：UART_16750塞巴斯蒂安维特。 请找到有关于UART内核的文档。 该接口是现在有8位Wishbone总线兼容。 随着GHDL模拟器只需运行： ./ghdl_uart.bat 使用任何其他模拟器，开始模拟以下perl脚本必须运行之前： uart_test_stim.pl> FILENAME.TXT 其中，FILENAME.TXT是通用的“stim_
<包> 在 2025-06-17 上传 | 大小：21kb | 下载：0

[VHDL编程] CoveragePkg

说明：osvvm coverage packages that is helpful for vhdl verification
<anupam maurya> 在 2025-06-17 上传 | 大小：21kb | 下载：0

[VHDL编程] multichannel-selector

说明：本程序实现了二选一多路选择器的硬件功能，采用VHDL语言编写而成。-This program implements a second election multiplexer hardware function, written in VHDL language.
<杨好人> 在 2025-06-17 上传 | 大小：21kb | 下载：0

[VHDL编程] FIFO

说明：fifo的使用，在Altera的开发工具(fifo use in Altera's development tools)
<红色叶子 > 在 2025-06-17 上传 | 大小：21kb | 下载：0

[VHDL编程] traffic

说明：交通灯设计，用verilog语言来实行，不包含设计原理图(aknsh s kjsf kwfh jfls ljfsl s lfjls jlsj ls jlf l ljfs ljljl f jljl ljjlsfj ljlsfj ljsflhig)
<自渎 > 在 2025-06-17 上传 | 大小：21kb | 下载：0

[VHDL编程] Half-Adder

说明：This is an example to implement an Half-adder for xilinx FPGA
<DanCerv > 在 2025-06-17 上传 | 大小：21kb | 下载：0

[VHDL编程] Half-Adder

说明：xilinx ISE平台提供1位半加法器，模块随模拟提供(Half- adder 1- bit design implemented in ISE XIlinx Design Suite. Module in VHDL language)
<DanCerv > 在 2025-06-17 上传 | 大小：21kb | 下载：0