资源列表

« 1 2 ... .41 .42 .43 .44 .45 3546.47 .48 .49 .50 .51 ... 4310 »

[VHDL编程ad_da

说明:芯片ad0809与da0832的实现程序-ad0809 chip with the realization procedures da0832
<张建> 在 2025-06-16 上传 | 大小:2kb | 下载:0

[VHDL编程anjian

说明:按键输入模块(key): --可编程延时发生器(数字同步机)的前端输入模块:0-9十个数字键按键输入模块原型 --前端模块:消抖 --对i0-i9十个输入端的两点要求: --(1)输入端要保证一段时间的稳定高电平 --(2)不能同时按下两个或多于两个的键 --后级模块:1、编码;2、可变模计数器 --编码模块:8线-4线(0-8 BCD码) --可变模计数器模块:以编码模块输出的32位BCD码为模值-button input module (key) :-- pr
<汪汪> 在 2025-06-16 上传 | 大小:2kb | 下载:0

[VHDL编程ELEC_LOCK

说明:4位电子密码锁,带键盘扫描、按键防抖动、LCD驱动编译码-four electronic password lock with a keyboard scan button shake, LCD driver encryption
<xf> 在 2025-06-16 上传 | 大小:2kb | 下载:0

[VHDL编程Verilog DHL数字钟

说明:用Verilog DHL语言编写的一个数字钟程序,除了基本计数,还具有校时,闹钟功能-Verilog language used in the preparation of a digital clock procedures, in addition to the basic count, but also with school, an alarm clock
<谢树扬> 在 2025-06-16 上传 | 大小:2kb | 下载:0

[VHDL编程八位的伪随机数产生的verilog文件

说明:八位的伪随机数产生的verilog文件linear-feedback-shift-register-eight pseudo-random number generator in Verilog document linear-feedback- shift-register
<陈正一> 在 2025-06-16 上传 | 大小:2kb | 下载:0

[VHDL编程hello_2pwm

说明:NIOS环境PWM的USER LOGIC实例1-NIOS environment PWM USER an example LOGIC
<黄建生> 在 2025-06-16 上传 | 大小:2kb | 下载:1

[VHDL编程reg_file

说明:NIOS环境PWM的USER LOGIC实例3-NIOS environment PWM USER Logic Example 3
<黄建生> 在 2025-06-16 上传 | 大小:2kb | 下载:0

[VHDL编程基于CORDIC算法的FFT

说明:采用按时间抽选的基4原位算法和坐标旋转数字式计算机(CORDIC)算法实现了一个FFT实时谱分析系统。-time selected by using the four-situ algorithm and coordinate rotation digital computer (CORDIC) algorithm is one is a real-time FFT spectrum analysis system.
<张志华> 在 2025-06-16 上传 | 大小:2kb | 下载:0

[VHDL编程lcd_controller

说明:CFAH1602BNYAJP液晶的fpga控制程序-CFAH1602BNYAJP they simply control procedures
<陈世利> 在 2025-06-16 上传 | 大小:2kb | 下载:0

[VHDL编程用VHDL实现布斯算法

说明:这个例子是讲述用VHDL实现布斯算法,应该有点用,是我的研究生师哥给我的。-this case is about the use of VHDL Booth algorithm, should use a bit of my graduate students Shige to me.
<刘于> 在 2025-06-16 上传 | 大小:2kb | 下载:0

[VHDL编程加法

说明:测试向量波形产生:VHDL实例---加法器源程序 -test vector Waveform Generator : VHDL example-- Adder source
<张洪> 在 2025-06-16 上传 | 大小:2kb | 下载:0

[VHDL编程hanming_HDL

说明:汉明码编解码的两个例程,作为单元模块分别调入所开发系统-codec of two routines, as modules were transferred by the Development System
<王刚> 在 2025-06-16 上传 | 大小:2kb | 下载:0
« 1 2 ... .41 .42 .43 .44 .45 3546.47 .48 .49 .50 .51 ... 4310 »

源码中国 www.ymcn.org