[VHDL编程] dc_motor.vhd

说明：用VHDL编写简单的直流电机控制方法.供大家参考.-use VHDL to prepare a simple DC motor control methods. For your reference.
<lfy> 在 2025-06-14 上传 | 大小：2kb | 下载：0

[VHDL编程] 4VerilogFIFO

说明：一种新的FIFO实现方法,verilog描述，通过modelsim 6.0 仿真，Quartue综合-FIFO realize a new method, verilog descr iption, modelsim 6.0 through simulation, Quartue integrated
<shenyunfei> 在 2025-06-14 上传 | 大小：2kb | 下载：0

[VHDL编程] clock

说明：fpga clock 设计，资料较好，供大家参考，非商用目的哦-fpga clock design, the information is better, for your reference, non-commercial purposes Oh
<max> 在 2025-06-14 上传 | 大小：2kb | 下载：0

[VHDL编程] BRAM2DRAM

说明：FPGA内嵌的BRAM资源很少，此代码为DRAM代码风格，可以极大程度上减少FPGA内嵌资源的消耗。txt文档中含源代码，直接粘成vhdl即可-FPGA embedded BRAM few resources, the code for the DRAM code style, you can significantly reduce resource consumption embedded FPGA. txt document containing the source code direc
<苗苗> 在 2025-06-14 上传 | 大小：2kb | 下载：0

[VHDL编程] PWM

说明：done pwm control using vhdl ,you can look at it.
<fff> 在 2025-06-14 上传 | 大小：2kb | 下载：0

[VHDL编程] DDS234

说明：文中给出了用VHDL实现三角波正弦波方波的代码, 可以在maxPLUX2上运行,-In this paper, using the VHDL-wave sine wave square wave triangle realize the code, you can run maxPLUX2,
<qibinchuan> 在 2025-06-14 上传 | 大小：2kb | 下载：0

[VHDL编程] seg

说明：一个时钟程序，还有跑表，感觉相当不错的，有需要就下载吧-A clock procedures, as well as stopwatch, I feel pretty good, there is a need to download it
<土波> 在 2025-06-14 上传 | 大小：2kb | 下载：0

[VHDL编程] Syn_FIFO

说明：
<李东临> 在 2025-06-14 上传 | 大小：2kb | 下载：0

[VHDL编程] s_fifo

说明：一个verilog语言描写的同步fifo,包括:Fifo using declared registers for storage和Fifo using (model of) standard memory chip for storage.两种方式,包含testbench-Verilog language describes a synchronous fifo, including: Fifo using declared registers for storage and Fifo usi
<彭帅> 在 2025-06-14 上传 | 大小：2kb | 下载：0

[VHDL编程] ram

说明：VHDL 编写的RAM例子-RAM prepared VHDL example
<王攀> 在 2025-06-14 上传 | 大小：2kb | 下载：0

[VHDL编程] top

说明：一个music的VHDL语言相当有用，里面有三首歌-A music of the VHDL language is useful, which has 3 songs
<土波> 在 2025-06-14 上传 | 大小：2kb | 下载：0

[VHDL编程] ioport

说明：FPGA开发所遇到的输入输出控制端口的VHDL代码,供大家学习借鉴!-FPGA development encountered in the input and output control port of the VHDL code for everyone to learn from!
<徐新风> 在 2025-06-14 上传 | 大小：2kb | 下载：0