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[VHDL编程FIR_filter_DA_machine

说明:用verilog 代码编写的179阶FIR数字滤波器,采用分布式算法实现-verilog code used to prepare the 179 band FIR digital filters, using Distributed Algorithms
<a> 在 2025-06-22 上传 | 大小:1kb | 下载:0

[VHDL编程254646

说明:数码管动态扫描 vhdl-of dynamic digital scanning vhdl
<> 在 2025-06-22 上传 | 大小:1kb | 下载:0

[VHDL编程2FSK2psk

说明:2FSK2PSK-二进制频移键控和相移键控信号发生器的源程序,是基于QUARTUS II软件平台,使用VHDL语言-2FSK2PSK-binary frequency shift keying and phase shift keying signal generator source, QUARTUS II is based on the software platform, the use of VHDL
<张全文> 在 2025-06-22 上传 | 大小:1kb | 下载:0

[VHDL编程MAXplusqiangda

说明:MAXplus抢答器课程设计做了很久的验证通过-MAXplus Responder course design a long time ago passed the test
<侧卫> 在 2025-06-22 上传 | 大小:1kb | 下载:0

[VHDL编程yangwenli

说明:计费器设计中速度控制模块、里程计数模块、计费计数模块vhdl源代码-accounting device design speed control module, the mileage counter module, billing module count vhdl source code
<dartvader> 在 2025-06-22 上传 | 大小:1kb | 下载:0

[VHDL编程GenCrc1

说明:并口硬盘标准PATA6的CRC效验码的vhdl代码-Parallel hard disk standard PATA6 the CRC code well-tested code vhdl
<hy> 在 2025-06-22 上传 | 大小:1kb | 下载:0

[VHDL编程CommandResponse

说明:verilog语言写的sdram控制器—命令响应模块代码,经过测试,逻辑正确,可编译,可综合-verilog language written sdram controller-order response to the code, tested, logically correct, compiler, integrated
<hanjian> 在 2025-06-22 上传 | 大小:1kb | 下载:0

[VHDL编程fq_divider

说明:分频器-Divider ..
<> 在 2025-06-22 上传 | 大小:1kb | 下载:0

[VHDL编程chengxufengxiang

说明:这些程序我用MAX+PlusII软件测试均能通过编译,程序本身不复杂,旨在为刚接触VHDL语言的朋友提供一些样例,以便了解VHDL语言的基本构成。如果要运行测试,则新建文件名应于程序中实体名一致,文件后缀“.vhd”,不推荐直接通过复制、粘贴的方法录入程序,可能会引入错误字符。 -these procedures I used MAX PlusII Software Testing pass compiler, the process itself is not complicated. for
<zhaoting> 在 2025-06-22 上传 | 大小:1kb | 下载:0

[VHDL编程PushButton_Debouncer

说明:KEY INPUT DEBUNCE VERILOG-KEY INPUT DEBUNCE verilog
<林潮東> 在 2025-06-22 上传 | 大小:1kb | 下载:0

[VHDL编程VHDLnf

说明:VHDL实现任意整数分频,--只要把n设置成你要分频的数值就可以了-VHDL arbitrary integer frequency,-- n as long as you want to set the frequency of the numerical breakdown on the
<赵海东> 在 2025-06-22 上传 | 大小:1kb | 下载:0

[VHDL编程Verilog-Accumulator

说明:the folder contains two files written by Verilog HDL. the first one is an implementation of an accumulator that takes serial data as an input, and its output will be an accumulated sum of each consecutive four input samples. the second file is a te
<sawsan> 在 2025-06-22 上传 | 大小:1kb | 下载:0
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