[VHDL编程] stopwatch

说明：基于fpga的停表设计vudl编写，使用vhdl编写的.v文件。-the stopwatch based on fpga written with vhdl
<youngbing> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] rd_wr_control

说明：USART coded in VHDL. It is writted in 5 files. I am uploading the files in order.
<Somasekhar> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] tx_buff

说明：USART coded in VHDL. It is writted in 5 files. I am uploading the files in order.
<Somasekhar> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] usart

说明：USART coded in VHDL. It is writted in 5 files. I am uploading the files in order.
<Somasekhar> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] 75448172geleicounter

说明：这是异步fifo的vhdl实现代码，已经在FPGA上通过实践证明，运行状态良好-This is the asynchronous fifo realize the VHDL code has been adopted in the FPGA Practice has proved that running in good condition
<xzq> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] 46_generic

说明：VHDL中generic缺省值的使用 -failed to translate
<李> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] DivFreq

说明：diviseur de frequence en VHDL
<aziz> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] key

说明：键扫描 处理程序 verilog 使用时钟为50Hz // 低电平为按下,高电平为断开 // 输出状态,1为键入,0为无键-Key scanning process using the clock for Verilog 50Hz// low level for the press, high for the disconnect// output state, one for the type, 0 for no key
<王亮> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] ElectronicCodeLock

说明：设计一个通用电子密码锁，具体功能如下：[1]数码输入 [2]数码清除 [3]密码更改 [4]激活电锁 [5]解除电锁-The design of a universal electronic code lock, the specific features are as follows: [1] digital input [2] Digital Clear [3] Password Change [4] to activate electric lock [5] the lifting
<小夏> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] top

说明：RS232串行通信，采用VHDL编程，由波特率发生器，接收器和发送器构成-RS232 serial communication using VHDL programming, by the baud rate generator, receiver and transmitter constitute
<幸运> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] timer

说明：淺顯易懂的學習verilog程式基礎範例以時鐘為示範-Learn easy to understand the basic Verilog code for an example of a clock model
<劉季泓> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] ff_mul

说明：伽勒华域乘法器用于RS编码中，用verilogHDL语言实现-Galle Hua domain multiplier for RS encoding, the implementation language used verilogHDL
<dahai> 在 2025-06-21 上传 | 大小：1kb | 下载：0