资源列表
[VHDL编程] DSP
说明：从算法设计到硬线逻辑的实现：复杂数字逻辑系统的Verilog HDL设计技术和方法，结合DSP算法介绍verilog HdL 设计。-From algorithm design to achieve hard-wired logic: complex digital logic system Verilog HDL design techniques and methods, combined with DSP algorithm design verilog HdL introduced.<李立> 在 2025-06-17 上传 | 大小：3.08mb | 下载：0
[VHDL编程] ethernetblaster-200-202-gpl.tar
说明：ALtera网络Blaster的映射文件-Altera network mapping document Blaster<李云> 在 2025-06-17 上传 | 大小：3.09mb | 下载：0
[VHDL编程] A01
说明：利用XC9572-TQFP100(Xilinx CPLD)制作的多功能CPLD/FPGA的ISP下载线源代码及线路图。可用来烧录Xilinx,Lattice,Altera等厂家的CPLD/FPGA.-Using XC9572-TQFP100 (Xilinx CPLD) produced by multi-CPLD/FPGA download cable ISP in the source code and circuit diagram. Burning can be used to Xilin<李德明> 在 2025-06-17 上传 | 大小：3.08mb | 下载：0
[VHDL编程] 2007_Xilinx
说明：2007年Xilinx 联合实验室主任会议 FPGA设计时序收敛-2007 meeting of directors of Xilinx FPGA Design Joint Lab timing closure<鲁智深> 在 2025-06-17 上传 | 大小：3.08mb | 下载：0
[VHDL编程] FPGA_timing
说明：FPGA最重要的就是时序收敛，本资料重点介绍的就是FPGA设计时序收敛，从培训班带过来的资料，讲得非常好，强力推荐~-FPGA timing closure is the most important, the information is focused on FPGA design timing closure, brought over from the training data, made it very good, highly recommended ~<zhou> 在 2025-06-17 上传 | 大小：3.09mb | 下载：0
[VHDL编程] FPGA--TimeQuestREV2.0
说明：FPGA那些事儿--TimeQuest静态时序分析REV2.0，这个不用多说了吧，经典之作，大家多多学习，共同进步~~这个是版本2-FPGA that thing- TimeQuest static timing analysis REV2.0, this goes without saying it, classic, everyone can learn together and progress ~ ~ This is version 2<Tom> 在 2025-06-17 上传 | 大小：3.09mb | 下载：0
[VHDL编程] DE2_video_pass_demo-rww
说明：视频发射源发射信号，基于DE2115fpga平台的视频信号显示与处理-Transmitting the video signal transmission source, based on a video signal display DE2115fpga platform and processing<马超> 在 2025-06-17 上传 | 大小：3.08mb | 下载：0
[VHDL编程] eda-class-v1.0
说明：计算器功能，可加减乘除，可移位,65525以内运算-, calculator functions, addition, subtraction, multiplication, and division can shift, operation within 65525<> 在 2025-06-17 上传 | 大小：3.08mb | 下载：0