[VHDL编程] canlender_clock

说明：verilogHDL实现的数字日历 在DE2上实现-the number of calendar verilogHDL to achieve the realization of the DE2
<xuekui> 在 2025-06-18 上传 | 大小：2.73mb | 下载：0

[VHDL编程] logic_handbook

说明：Programmable Logic Design Quick Start Guide from Xilin Co.
<ASURA> 在 2025-06-18 上传 | 大小：2.73mb | 下载：0

[VHDL编程] Quartus

说明：仿真软件开发应用，法家来试试，学学，不错-QUARTUS
<何言明> 在 2025-06-18 上传 | 大小：2.73mb | 下载：0

[VHDL编程] vhdl

说明：麻省理工学院电子设计实验教程，带详细教学步骤-Massachusetts Institute of Technology experimental electronic design tutorials, with detailed teaching steps
<牟春晓> 在 2025-06-18 上传 | 大小：2.73mb | 下载：0

[VHDL编程] gen_fifo_usb1

说明：slaver fifo测试模块，分为三个模块，generate产生数据，然后写如fifo.再传如usbslaver fifo-slaver fifo test module consists of three modules, generate production data, and then write as fifo. re-transmission, such as usbslaver fifo
<王萍> 在 2025-06-18 上传 | 大小：2.73mb | 下载：0

[VHDL编程] edk

说明：EDK, 文件说明 EDK使用方法 etc-edk
<laurie> 在 2025-06-18 上传 | 大小：2.73mb | 下载：0

[VHDL编程] spram

说明：基于altera fpga 的单口ram ip核的应用实例，包含整个工程和moselsim仿真，数据，写使能，地址都是用模块来产生的。-Altera fpga single port ram the ip core application instance, contains the entire engineering and moselsim of simulation data, Write Enable, addresses are generated by the module.
<> 在 2025-06-18 上传 | 大小：2.73mb | 下载：0

[VHDL编程] FSK

说明：推荐一个FSK解调工程，用Actel FPGA 实现的比较通用，VHDL 源代码。-Recommended Actel FPGA implementation FSK demodulator engineering, more generic, VHDL realization.
<DAFEI> 在 2025-06-18 上传 | 大小：2.73mb | 下载：0

[VHDL编程] data-Acquisition-by-PCI-

说明：基于FPGA的PCI数据采集程序。PCI9054时序控制,开发语言verilog,开发环境quartus-FPGA-based PCI data acquisition program
<jiaozhichao> 在 2025-06-18 上传 | 大小：2.73mb | 下载：0

[VHDL编程] DUO

说明：VHDL程序，关于电子琴的自动播放，非常有用-VHDL program automatically play on the keyboard is very useful
<songrq> 在 2025-06-18 上传 | 大小：2.73mb | 下载：0

[VHDL编程] myfir

说明：VHDL设计的FIR滤波器，有Matlab设计文件，Quartus II工程以及Modelsim仿真结果和说明文件-VHDL design FIR filters, Matlab design documents, Quartus II project and Modelsim simulation results and documentation
<fangying> 在 2025-06-18 上传 | 大小：2.73mb | 下载：0

[VHDL编程] value_to_ascii

说明：使用Verilog HDL 进行数值与字符ASCII码的转化，实现串口正确显示字符，编程环境Quartus -Use Verilog HDL to numerically with ASCII characters transformation, realize serial display character correctly, Quartus ii programming environment
<张鑫> 在 2025-06-18 上传 | 大小：2.73mb | 下载：0