[VHDL编程] Lock

说明：密码锁，本设计是根据小区的门，来设计的。这个设计，可以减少一个保安，什么的。具有使用价值。-Lock, the design is based on cell doors, to design. This design can reduce a security, or something. Has a value.
<红儿> 在 2025-06-23 上传 | 大小：1.14mb | 下载：0

[VHDL编程] CPU

说明：用Verilog HDL语言写一个简单的处理器CPU。包括IR,Control unit,A,Addsub,G,Counter,8个寄存器。-Verilog HDL language used to write a simple processor CPU. Including IR, Control unit, A, Addsub, G, Counter, 8 registers.
<sunying> 在 2025-06-23 上传 | 大小：1.14mb | 下载：0

[VHDL编程] pwm

说明：通过分频产生信号，与三角波比较产生pwm-By dividing the clock signal is generated, compared with the triangular wave generated pwm
<董会云> 在 2025-06-23 上传 | 大小：1.14mb | 下载：0

[VHDL编程] computer-design

说明：哈工大计算机设计与实践实验七，三种方式。解压缩后可用。-Harbin Institute of Technology computer design and practice of seven experiments, in three ways. Extracted is available.
<chenqin> 在 2025-06-23 上传 | 大小：1.14mb | 下载：0

[VHDL编程] success01

说明：1、可以分屏显示时、分、秒，可用数码管的小数点“.”代替时、分、秒的分隔符“：”，分屏显示是指由于数码管只有4个，不能同时显示时、分、秒，但可以只显示时、分，或只显示分、秒，通过按键来切换这两种显示方式； 2、可设置时钟的开始时间。设置时，相应的数码管要闪烁，指示当前设置的位置（内容）； 3、具有闹铃功能，可以设定闹铃时间。闹铃时间到，LED闪烁进行指示。 -1, can be split-screen display hours, minutes, seconds, used di
<凌以封> 在 2025-06-23 上传 | 大小：1.14mb | 下载：0

[VHDL编程] Experiment08

说明：实 验 八 是PS2解 码 模 块。 然 而 笔 者 在 设 计 上 ， 对ps2_detect_module.v 添 加 了 PS2_Done_Sig,这个信号无疑是表示了“一次性操作”-Experimental Eighth PS2 decoding module. However, the author designed the ps2_detect_module.v added PS2_Done_Sig, this signal is undoubtedly represents &
<吴明美> 在 2025-06-23 上传 | 大小：1.14mb | 下载：0

[VHDL编程] NAND_flash_verilog_vhdl

说明：很好的NAND Flash 硬件驱动语言，支持VHDL和verilog 语言方便移植，如果有想用FPGA直接驱动NAND flash而又不知如何下手的朋友肯定喜欢。- NAND Flash Controller Reference Design =============================================================================== File List 1.
<cuiwei> 在 2025-06-23 上传 | 大小：1.14mb | 下载：1

[VHDL编程] FPGA_CRC

说明：用Quartus II 13.0 (32-bit)实现并行计算8位数据宽度的CRC16-CCITT循环冗余码，verilog HDL源代码，并有本人手工计算的原理。本程序已经过ModelSim-Altera模拟，仿真波形文件都在本文件内。-Calculated using the Quartus II 13.0 (32-bit) parallel 8-bit data width CRC16-CCITT cyclic redundancy code, verilog HDL source cod
<yuantielei> 在 2025-06-23 上传 | 大小：1.14mb | 下载：0

[VHDL编程] factoredcsd

说明：FIR FILTER USING FCSD TECHNIQUE FOR REPRESENTING COEFFICIENT
<neha> 在 2025-06-23 上传 | 大小：1.14mb | 下载：0

[VHDL编程] gtx_interface_ip

说明：高速串行设计FPGA-GTX IP设置生成，可动态配置速率2.4Gbps，1.2Gbps，0.6Gbps，自适应链接-High-speed serial design FPGA-GTX IP settings generated dynamically configurable rate of 2.4Gbps, 1.2Gbps, 0.6Gbps, adaptive link
<周召涛> 在 2025-06-23 上传 | 大小：1.14mb | 下载：0

[VHDL编程] mux8

说明：利用拨码开关，实现四位二进制与四位二进制的乘法器，结果转换为十进制，并通过数码管显示。-Using the DIP switch to achieve four binary and four binary multiplier, the results are converted to decimal, and through the digital display.
<王宁> 在 2025-06-23 上传 | 大小：1.14mb | 下载：0

[VHDL编程] XPS_Custom_IP_Tutorial_4

说明：Custom IP Core Development tutorial in Xilinx XPS Part 4
<numteh > 在 2025-06-23 上传 | 大小：1.14mb | 下载：0