[VHDL编程] 030501708

说明：用ＶＨＤＬ来模拟实现钟最终实现数字电子钟的设计，其中要用７段数码管-Use VHDL to simulate the final bell realize realize the design of digital electronic clock, which use 7 digital tube
<chenli> 在 2025-06-23 上传 | 大小：1.11mb | 下载：0

[VHDL编程] motorcontrol_cpld

说明：在ALTERA公司的EPM570上实现的电机脉冲算法，编码器反馈技术算法，已实际应用。-EPM570 in ALTERA
<Xinzhong.Ding> 在 2025-06-23 上传 | 大小：1.12mb | 下载：0

[VHDL编程] zhuangtaiji

说明：检测姓名序列的状态机。使用VERILOG编写。平台是QuartusII9.1。Cyclone -Detection of sequence state machine name. Prepared using VERILOG. Platform is QuartusII9.1. Cyclone III
<海到无涯> 在 2025-06-23 上传 | 大小：1.11mb | 下载：0

[VHDL编程] lcd_display

说明：对LCD的简单操作,利用VHDL语言编写，在Quartus 8.1环境下测试通过，可以建立波形文件做仿真实验.液晶初学者必看-LCD operation ,just for the beginner of LCD.
<youungsky> 在 2025-06-23 上传 | 大小：1.12mb | 下载：0

[VHDL编程] Modelsim10.0.crack.by.EFA

说明：Modelsim10.0.crack.by.EFA,请买不起正版的学习者使用,请勿用于商业用途-Modelsim10.0.crack.by.EFA, you can not afford genuine learners, do not for commercial use
<磊> 在 2025-06-23 上传 | 大小：1.11mb | 下载：1

[VHDL编程] Good_HDL_Coding

说明：Xilinx FPGA设计的编码技巧，尤其适用于S6器件和V5、V6器件。-Xilinx FPGA design coding skills, especially for devices and S6 V5, V6 devices.
<田明> 在 2025-06-23 上传 | 大小：1.12mb | 下载：0

[VHDL编程] ALUPVERILOG

说明：用verilog HDL语言实现ALU 运行于quartus-ALU using verilog HDL language to run on quartus
<chenyu> 在 2025-06-23 上传 | 大小：1.12mb | 下载：0

[VHDL编程] can_latest.tar

说明：CAN controller implimentation using HDL on fpga.SJA1000 chip was taken as refference.
<sarath.mandapati> 在 2025-06-23 上传 | 大小：1.12mb | 下载：0

[VHDL编程] can_latest.tar

说明：Controller Area Network or CAN is a control network protocol from Bosch that has found wide use in Industrial Automation and the Automotive Industry. Most of the patents of CAN are owned by Bosch and although there are no restictions on de
<Andrey> 在 2025-06-23 上传 | 大小：1.12mb | 下载：0

[VHDL编程] uart-frame

说明：原来的uart9010程序发送接收端顺序翻了，更正了错误，完成了协议帧的处理，注意 rst要接复位，来初始化输入格式55 f1 41 01020304 ee验证码是ee 程序中可改。-The original uart9010 program to send the order turned the receiver, correct the error, complete the protocol fr a me processing, attention rst to take r
<asfk> 在 2025-06-23 上传 | 大小：1.12mb | 下载：0

[VHDL编程] VHDL

说明：vhdl的各种案例与程序还有仿真，自己感觉蛮不错的，推荐现在-the vhdl variety of cases and procedures
<太一> 在 2025-06-23 上传 | 大小：1.11mb | 下载：0

[VHDL编程] can_verilog_IP.tar

说明：运用Verilog语言编写的CAN控制IP核，符合CAN2.0B协议，仅作为参考！-CAN controller IP core using Verilog language, in line with CAN2.0B agreement, only as a reference!
<张居林> 在 2025-06-23 上传 | 大小：1.12mb | 下载：0