文件名称:voltage_comp_verilog
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实现对8通道模拟数据的高速采集，精度高，采用时分复用方法，避免的数据传输的错误。-8-channel to achieve high-speed analog data acquisition, high accuracy, using time-division multiplexing method, to avoid data transmission errors.
(系统自动生成,下载前可以参看下载内容)
下载文件列表
Voltage_Comp_Verilog
....................\COMP_SM.v
....................\constraint
....................\coreconsole
....................\designer
....................\........\impl1
....................\........\.....\designer_genhdl.log
....................\........\.....\simulation
....................\........\.....\TOP_CM.tcl
....................\hdl
....................\...\COMP_SM.v
....................\...\TOP_CM.v
....................\phy_synthesis
....................\simulation
....................\..........\AB_CM_acm_ram_R0C0.mem
....................\..........\AB_CM_assc_ram_R0C0.mem
....................\..........\AB_CM_smev_ram_R0C0.mem
....................\..........\AB_CM_smtr_ram_R0C0.mem
....................\..........\meminit.dat
....................\..........\modelsim.ini
....................\..........\modelsim.ini.sav
....................\..........\modelsim.log
....................\..........\NVM_CM.mem
....................\..........\presynth
....................\..........\........\@a@b_@c@m
....................\..........\........\.........\verilog.psm
....................\..........\........\.........\_primary.dat
....................\..........\........\.........\_primary.vhd
....................\..........\........\@a@b_@c@m_assc_ram
....................\..........\........\..................\verilog.psm
....................\..........\........\..................\_primary.dat
....................\..........\........\..................\_primary.vhd
....................\..........\........\@a@b_@c@m_assc_wrapper
....................\..........\........\......................\verilog.psm
....................\..........\........\......................\_primary.dat
....................\..........\........\......................\_primary.vhd
....................\..........\........\@a@b_@c@m_smev_ram
....................\..........\........\..................\verilog.psm
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....................\..........\........\..................\_primary.vhd
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....................\..........\........\..................\_primary.vhd
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....................\..........\........\......................\verilog.psm
....................\..........\........\......................\_primary.dat
....................\..........\........\......................\_primary.vhd
....................\..........\........\@a@s@s@c
....................\..........\........\........\verilog.psm
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....................\..........\........\........\_primary.vhd
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....................\..........\........\.............\_primary.vhd
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....................\..........\........\..............\_primary.vhd
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....................\..........\........\...................\verilog.psm
....................\..........\........\...................\_primary.dat
....................\..........\........\...................\_primary.vhd
....................\..........\........\@i@n@i@t@c@f@g_@x@b
....................\..........\........\............
....................\COMP_SM.v
....................\constraint
....................\coreconsole
....................\designer
....................\........\impl1
....................\........\.....\designer_genhdl.log
....................\........\.....\simulation
....................\........\.....\TOP_CM.tcl
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