文件名称:CPU_verilog

  • 所属分类:
  • Windows编程
  • 资源属性:
  • [VHDL] [源码]
  • 上传时间:
  • 2012-11-26
  • 文件大小:
  • 62kb
  • 下载次数:
  • 0次
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介绍说明--下载内容均来自于网络,请自行研究使用

一个4级流水线CPU的verilog代码,供参考学习使用,有些语句不能综合,可以通过它学习CPU的工作原理。-A 4-stage pipeline CPU' s verilog code, learning to use for reference, some statements can not be integrated, you can learn from CPU through its works.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

ARM7_vlog

.........\About ARM.txt

.........\accessories.v

.........\addr_reg.v

.........\alu.v

.........\alu_structural.v

.........\and10.dmem

.........\and10.dmemout

.........\and10.dmemr

.........\and10.imem

.........\and10.regout

.........\and10.regsr

.........\arm7.dmem

.........\arm7.dmemout

.........\arm7.dmemr

.........\arm7.imem

.........\arm7.regout

.........\arm7.regsr

.........\arm7.v

.........\arm7_sys.v

.........\armcontroller.v

.........\armdatapath.v

.........\AVLMemory.v

.........\barrel.v

.........\booth.v

.........\clock.v

.........\CPUside.v

.........\defines.v

.........\do_verilog

.........\exception.mem

.........\MemoryInterface.v

.........\Memoryside.v

.........\regfile.v

.........\shift_maker.v

.........\sign_extend.v

.........\SimpleMemory.v

.........\SuperCPSR.v

.........\testbench_addr_reg.v

.........\testbench_alu.v

.........\testbench_arm7.v

.........\testbench_AVLMemory.v

.........\testbench_barrel.v

.........\testbench_booth.v

.........\testbench_controller.v

.........\testbench_CPUside.v

.........\testbench_dedsec.v

.........\testbench_memory.v

.........\testbench_regfile.v

.........\testbench_regfile2.v

.........\testbench_regfile3.v

.........\testbench_regfile4.v

.........\testbench_SimpleMemory.v

.........\testbench_wd_reg.v

.........\test_addr_reg.out

.........\test_alu.out

.........\test_barrel.out

.........\test_booth.out

.........\test_reg.out

.........\test_regfile.out

.........\test_wd_reg.out

.........\wd_reg.v

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