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beipingqi
- 针对非固定的电动机转速测量问题进行探讨。电动机采用在轴端或轴面粘贴反光纸的方法，每转一周可产生一个脉冲，我们将检测每个脉冲的周期通过微处理器倍频后变成占空比为50％的标准方波信号，这样不仅大大提高了脉冲信号的稳定性，而且其检测精度可由倍频器的倍频倍数来决定。而本文主要是对脉冲信号的倍频精度与稳定度进行控制.
qep_data_bus
- 基于地址总线接口的四倍频编码器信号接口的 FPGA实现 Verilog HDL的-address bus interface based on the four frequency signal encoder interface FPGA Verilog HDL
dpll
- DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低.-DPLL phase detector by the addition and subtraction counter modu
Sound
- C51语音播放源码 将语音按占空比放出。原语音为8位8KHz，则125us一个字节，现时钟主频近2MHz，周期为0.5us，这样一个字节占250个周期，而字节8位为256，可以近似为256个周期，实验应放在定时器中产生。 如果倍频，每个字节就可以产生两个波形，音质应更好 -C51 voice broadcast voice-source release by the duty cycle. The original voic
div
- 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。 偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实
motorcontrol_cpld
- 在ALTERA公司的EPM570上实现的电机脉冲算法，编码器反馈技术算法，已实际应用。-EPM570 in ALTERA
52_divider
- 一个可实现多倍（次）分频器VHDL源代码设计-Times to achieve a (sub) prescaler VHDL design source code
5050PWM_V54
- FPGA 实现基于ISA接口的3路编码器计数，和3路PWM/DA输出 编码器计数包括倍频、鉴相 PWM实现12位分辨率-FPGA-based ISA interface 3 Road encoder counts, and 3-way PWM/DA output encoder counts, including frequency doubling, phase PWM realize 12-bit resolution
beipingqi
- 针对非固定的电动机转速测量问题进行探讨。电动机采用在轴端或轴面粘贴反光纸的方法，每转一周可产生一个脉冲，我们将检测每个脉冲的周期通过微处理器倍频后变成占空比为50％的标准方波信号，这样不仅大大提高了脉冲信号的稳定性，而且其检测精度可由倍频器的倍频倍数来决定。而本文主要是对脉冲信号的倍频精度与稳定度进行控制.-For non-fixed motor speed measurement to explore the issue. Motor
n_evendivider
- 标签： Verilog 分频器 N倍奇数分频器.(Verilog) N_odd_divider.v / Verilog module N_odd_divider (-Labels: Verilog divider divider N odd times. (Verilog) N_odd_divider.v/Verilog module N_odd_divider (
statemachine
- 基于状态图的光电编码器4倍频vhdl程序，输入相位差90度的两相，输出倍频和方向信号-Based on the state of the optical encoder Figure 4 multiplier vhdl procedure, enter a 90-degree phase difference of two-phase, frequency and direction of the output signal
encoder
- 编码器信号处理 经过倍频器进行四倍频 后 同时完成鉴相 计数-the encoder single program
Freq_4
- 伺服电机编码器四倍频源程序，已经在工程中应用。非常有用。-it is important,it has been use in my project.i hope it is useful to everyone
VHDL_100_1
- 第43例 四位移位寄存器 第44例 寄存／计数器 第45例 顺序过程调用 第46例 VHDL中generic缺省值的使用 第47例 无输入元件的模拟 第48例 测试激励向量的编写 第49例 delta延迟例释 第50例 惯性延迟分析 第51例 传输延迟驱动优先 第52例 多倍（次）分频器 第53例 三位计数器与测试平台 第54例 分秒计数显示器的行为描述6 第55例 地址计数器
verilogfenpinqi
- verilog分频器代码 分为偶数倍分频和奇数倍分频两个verilog源文件 附带一个说明文档-divider verilog code for multiple sub-divided into even and odd frequency divider several times with a two verilog source files documentation
sanfenpin
- verilog 三分频 分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如altera 的PLL，Xilinx的DLL.来进行时钟的分频，倍频以及相移。-verilog-third of the frequency divider is a FPGA design, very high frequency of use, one of the basic design, al
BPQ
- 倍频器-WE
Digitalpower
- 单片机设计了一种单片锁相倍频电 路，利用片内定时器和数字算法实现了对输入信号的同步 锁相和倍频，并输出倍频信号-: A single- chip digital phase- locking frequency- multi- plier circuit is designed based on the AT89c2051.The circuit can track the input signal in- phase
Fredevider_n
- 任意N偶数倍频率分频器VHDL语言，编译器MAX_PLUS2-Any even multiple of the frequency divider N VHDL language, compiler MAX_PLUS2
jingxiang_beipin
- 实现编码器鉴向和4倍频，可用于电机测速等。(To achieve encoder and 4 times the frequency, can be used for motor speed and so on.)