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能综合的YCrCb2RGB模块（verilog)_采用3级流水线
- 能综合的YCrCb2RGB模块（verilog)_采用3级流水线,用fpga做小数运算，还有就是流水线技术 -can YCrCb2RGB integrated module (Verilog) _ used three lines, they simply do with fractional arithmetic, there is pipelining technology
MIPS
- 《MIPS五级整数流水线模拟系统》设计文档与源代码。 [代码性质] VC完整应用程序代码-The source and design document of <MIPS simulant system of 5 level int pipelining>. [code kind] VC whole application source code.
MIPS
- 《MIPS五级整数流水线模拟系统》设计文档与源代码。 [代码性质] VC完整应用程序代码-The source and design document of <MIPS simulant system of 5 level int pipelining>. [code kind] VC whole application source code.
能综合的YCrCb2RGB模块（verilog)_采用3级流水线
- 能综合的YCrCb2RGB模块（verilog)_采用3级流水线,用fpga做小数运算，还有就是流水线技术 -can YCrCb2RGB integrated module (Verilog) _ used three lines, they simply do with fractional arithmetic, there is pipelining technology
bbb
- AVS运动补偿电路的VLSI设计与实现 提出了一种基于AVS标准的高效的运动补偿电路硬件结构，该设计采用了8 X 8块级流 水线操作，运动矢量归一化处理和插值滤波器组保证了流水线的高效运行以及硬件资源的最优 利用。采用Verilog语言完成了VLSI设计，并通过EDA软件给出仿真和综合结果。-AVS motion compensation circuit of VLSI Design and Implementation o
DES-pipeline
- 主要介绍算法的实现方式和流水线实现，而且有详细的原理介绍，推理，源码和仿真结果-The main way of introduction Algorithm and pipelining to achieve, but also has a detailed introduction of the principle, reasoning, source code and simulation results
PipeLineNewVisual
- CPU内部流水线过程模拟程序，对其中各种状态进行模拟，并给出实时状态-CPU internal pipelining process simulation procedures, which simulate a variety of state, and gives real-time status
DSP_TURBO
- 基于Log_MAP 算法, 提出了一种TURBO 码DSP 实现方案。利用内联函数、循环展开, 软件流水线技术对算法进行了优 化, 在TMS320C6416 芯片上实现了36Mbps 的编码速率及1.6Mbps 译码速率(5 次迭代)。该方案可以灵活设置码率、帧长、迭 代次数等关键参数, 适用于不同要求的高速通信系统-Log_MAP based algorithms, a DSP to achieve the program T
3DES_FPGA
- 介绍了3DES加密算法的原理并详尽描述了该算法的FPGA设计实现。采用了状态机和流水线技术，使得在面积和速度上达到最佳优化；添加了输入和输出接口的设计以增强该算法应用的灵活性。各模块均用硬件描述语言实现，最终下载到FPGA芯片Stratix EP1S25F780C5中。-3DES encryption algorithm, introduced the principle and detailed descr iption of the
verilog_risc
- RISC状态机由三个功能单元构成：处理器、控制器和存储器。 RISC状态机经优化可实现高效的流水线操作。 RISC 中的数据线为16位。 在数据存储器中的0到15的位置放置16个随机数，求16个数的和，放在数据存储器的16、17的位置，高位在前 对这16个数进行排序，从大到小放置在18到33的位置 求出前16个数的平均数，放在34的位置 基本指令有NOP, ADD, SUB, AND, RD, WR, BR
w3c-libwww-5.4.0
- www工具包. 这是W3C官方支持的www支撑库. 其中提供通用目的的客户端的WebAPI: complete HTTP/1.1 (with caching, pipelining, PUT, POST, Digest Authentication, deflate, etc), MySQL logging, FTP, HTML/4, XML (expat), RDF (SiRPAC), WebDAV, and much more-Li
FPGA
- 流水线技术在FPGA设计中的应用 pdf -Pipelining Technology in FPGA Design
pipeline
- 关于FPGA设计中的流水线技巧的使用和例子，一个很好的减少硬件消耗的技巧-About FPGA design using pipelining techniques and examples, a good technique to reduce the hardware consumption
erweiDCT
- 用 FPGA实现了二维离散余弦变换和逆变换，结构设计采用行列分解法，乘法器采用移位求和的方法实现，并且采用流水线结构设计，提高处理核的性能-Using FPGA to achieve the two-dimensional discrete cosine transform and inverse transform, the structural design of the use of the ranks of decomposit
ADC_parameters_TI_glossary
- TI 官方ADC参数标准术语词汇表。这份术语表汇总定义了TI公司Delte-Sigma技术、逐次逼近存储器（SAR）和流水线（A\D）转换器，并详细说明了他们的规格和性能特点-ADC parameters TI official standard glossary of terms. This table summarizes the definition of the terms of the TI Company Delte-Sig
fir
- 16阶FIR VHDL程序并附带testbench，并有简单流水线设计！-16 Tap FIR vhdl code with testbench and pipelining design
09912007AEScoremodules
- aes descr iption architecture processes vhdl code with pipelining and throughput reduction with an aim to create a faster AES decoding system in FPGA
The-Impact-of-Wave-Pipelining-on-Future-Interconn
- The Impact of Wave Pipelining on Future Interconnect Technologies
Wave-Pipelining-A-Tutorial-and-Research-survey.zi
- Wave-pipelining is a method of high-performance circuit design which implements pipelining in logic without the use of intermediate latches or registers. The combination of high-performance integrated circuit (IC)
Pipeline
- Labview FPGA code for pipelining