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带同步清0、同步置1 的D 触发器
- 带同步清0、同步置1 的D 触发器, Verilog HDL 源码
BCH（15,7,2)
- bch（15,7,2）decode and encode in verilog hdl N=15，K=7，T=2时的BCH码编码：
夏宇闻-Verilog经典教程
- 对于学习Verilog HDL 的是本很好的参考资料
数字钟
- veriloge hdl 编写的一个数字钟 实现调时，调分，调秒，数码管显示时钟的功能
div2 32位除法器
- ：32位除法器 被除数和除数均为16位整数，16位小数 商为32位整数，16位小数 余数为16位整数，16位小数 Verilog HDL 代码-32
四相载波发生器
- 本代码采用Altera公司的FPGA为主控芯片，以开发软件QuartusⅡ为工具，采用EDA设计中的自顶向下与层次式设计方法，使用精简的DDS算法完成了输入为14MHz，输出四路频率为70MHz的四相序正弦载波（相位分别为0°、90°、180°、270°）的设计。还完成了输入为14MHz，输出为70MHz的四相序方波载波（相位分别为0°、90°、180°、270°）的设计。利用Verilog HDL语言进行了程序设计并用QuartusⅡ
8251 HDL
- 8251 VERILOG源码
verilog hdl 135例
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someccode
- 一些c程序，象棋之马踏棋盘、把算术表达式转化未逆波兰表达式、保龄球计分规则算法、可进行多达50位的大整数运算（＋X）、铁路调度算法，演示了堆栈的基本用法-Some c procedures, horse riding chess board, the arithmetic expressions are not translated into Reverse Polish expression, bowling scoring rule
verilog实例 [43项]
- 嵌入式可编程器件CPLD的典型实例 压缩包，共计43个源码文件。 使用ALTERA的 Muxplus 软件即可编辑仿真 相关软件可在教育网ftp下载[天网查询，有很多站点提供]-Embedded Programmable CPLD in a typical example of compressed, for a total of 43 source document. Altera Muxplus use the software c
Ch4_HDL_Coding
- xilinx hdl code
ASIC
- 上海交大asic设计ppt-Shanghai Jiaotong University HDL design ppt
manchester
- 用verilog HDL实现曼彻斯特编码的源码-with Manchester Verilog HDL source code
有译zhup
- 交通灯控制电路 一、 设计任务与要求 1．设计一个十字路口的交通灯控制电路，要求甲车道和乙车道两条交叉道路上的车辆交替 运行，每次通行时间都设为25秒； 2．要求黄灯先亮5秒，才能变换运行车道； 3．黄灯亮时，要求每秒钟闪亮一次 。 二、实验预习要求 1．复习数字系统设计基础。 2．复习多路数据选择器、二进制同步计数器的工作原理。 3．根据交通灯控制系统框图，画出完整的电路图。-a control circuit design tas
3-8译码器
- vhdl的3-8译码器-instantiate the 3-8 decoder
VHDL大作业－虞益挺036100486
- 全加器的VHDL程序实现及仿真-full adder VHDL simulation program and