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XilinxISE6[1]_1ichinese
- ise6.1的中文说明，能够在较短的时间内熟悉ise-ise6.1 the Chinese that in a short period of time are familiar with ise
CPLD
- 在文件夹YL2440_CPLD中有做好的CPLD工程,请用Xilinx ISE 6.2打开.-In the folder have to do a good job YL2440_CPLD the CPLD project, please open the Xilinx ISE 6.2.
Timing
- 开发环境是QUARTUSI,ISE等FPGA开发工具，本问主要描述FGPA开发过程中需要注意的时序-Development environment is QUARTUSI, ISE and other FPGA development tools, the principal asked to describe the process of developing FGPA need to pay attention to timing
dynamic_display
- 4 digital LED dynamic display的Verilog HDL源代码，它能动态的显示4位数，为FPGA 的DEBUG 提供便利，非常经典，简单易懂，并且经过了Modelsim/ISE/FPGA(XC3S250ETQ144)验证和实现，好的行为模型就应该大家分享。-4 digital LED dynamic display of the Verilog HDL source code, it can dynamical
8086FPGA
- xilinx ise 7.1下 实现sparten3 basys板上基于8086FPGA软核的吃豆子游戏-xilinx ise 7.1 under sparten3 basys board based on soft-core 8086FPGA eating beans games
ise_book
- xilinx ISE 实例代码。可用ISE直接打开-xilinx ISE code examples. ISE can be used directly to open
FPGA
- FPGA设计全流程：Modelsim>>Synplify.Pro>>ISE 第一章 Modelsim编译Xilinx库 第二章 调用Xilinx CORE-Generator 第三章 使用Synplify.Pro综合HDL和内核 第四章 综合后的项目执行 第五章 不同类型结构的仿真-FPGA design of the whole process: Modelsim>> Synpl
usb
- 这是个USB 的VHDL 程序，进去直接双击ISE 就可以用了-This is a USB-VHDL procedures, into direct ISE can use double-click the
convert
- 用与生成ISE的IP核的COE文件，一些具体的参数要自己设置一下！
my_dcm
- 在xilinx的ISE环境中配置一个DCM组件，可进行查看程序运行的时间。通过串口与终端设备相连-In the Xilinx ISE environment, configure a DCM components, can view the program is running time. Through the serial port and terminal equipment connected to
LVDS
- 以LVDS设计为例学习ISE中的时序分析以及低层布局器的使用方法 在底层布局器中对LVDS管脚进行约束的方法，底层布局器设计流程，底层布局器中的位置约束，时序分析器的使用方法，时序改进向导的使用等.-LVDS design for example to study the timing analysis ISE as well as the use of low-level device layout method in the bot
clock
- 自己编写的一个verilog时钟程序，在xilinx的ISE仿真通过-I have written a Verilog clock procedures, in Xilinx s ISE simulation through
task_function
- 自己编写的一个verilog HDL小程序，实现基本的task调用function的功能，对初学者有用。在xilinx的ISE仿真调试通过-I have written a verilog HDL small procedures, to achieve the basic function of the task to call the function, useful for beginners. In Xilinx s ISE s
AD9229-FPGA-files
- adi串行AD AD9229的控制使用ISE平台 Verilog语言 -adi serial ADAD9229 control the use of ISE platform Verilog language
ISE_chinese_user_guide
- Xilinx—ISE的中文使用说明，写的很简单，但对于入门者很实用。看过市面上很多Xilinx的书，发现很多都是在这本书的基础上稍加改写，。
ISE_assistant_design_tool
- Xilinx－ISE辅助设计工具的中文使用说明，包括IP核生成器，布局布线器，FPGA底层编辑器，时序分析器，集成化逻辑分析工具，功率分析工具-Xilinx-ISE-aided design tools for use in Chinese, including the IP core generator, layout router, FPGA Editor bottom, timing analyzer, integrated lo
PPT_timing-constraint
- PPT的形式演示Xilinx-ISE环境下时序约束的实现个结果
ISE7.1lesson
- ISE最常用的FPGA、CPLD开发软件教程，对代码的编绎、下载等环节十分有用。-ISE the most commonly used FPGA, CPLD development software tutorials, code editing and Sounds, download links, such as very useful.
pll
- 用FPGA实现数字锁相环，开发环境为ISE-Using FPGA digital phase-locked loop, development environment for ISE
paobiao
- 软件开发环境：ISE 7.1i 仿真环境：ModelSim SE 6.0 1. 这个实例实现通过ModelSim工具实现一个具有“百分秒，秒，分”计时功能的数字跑表； 2. 工程在project文件夹中，双击paobiao.ise文件打开工程； 3. 源文件在rtl文件夹中，paobiao.v为设计文件，paobiao_tb.tbw是仿真测试文件； 4. 打开工程后，在工程浏览器中选择paobiao_tb.t