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  1. FIFO

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  2. 用verilog实现异步FIFO，代码中有两个模块，使用时注意顶层模块和底层模块，用quartus2即可打开直接使用。-Verilog using Asynchronous FIFO, the code has two modules, when the attention of top-level module and the bottom module, with direct access to open quartus2.

  3. 所属分类：VHDL编程

    • 发布日期：2025-06-20
    • 文件大小：2048

源码中国 www.ymcn.org