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  1. clockVHDL

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  2. 采用自顶向下设计方法,由秒计数模块、分计数模块、时计数模块、时间设置模块和译码模块五部分组成。-Using top-down design methodology, from the second counter module, sub-counting module, when the counting module, time setting module and decoding module of five parts.
  3. 所属分类:VHDL编程

    • 发布日期:2025-06-18
    • 文件大小:5120

源码中国 www.ymcn.org