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  2. `timescale 1ns / 1ps module AND_OR(INP, OUT1) input [3:0] INP output OUT1 wire SIG1, SIG2 MY_AND2 U0 (.A(INP[0]), .B(INP[1]), .C(SIG1)) MY_AND2 U1 (.A(INP[2]), .B(INP[3]), .C(SIG2)) MY

  3. 所属分类：VHDL编程

    • 发布日期：2025-06-02
    • 文件大小：7168

源码中国 www.ymcn.org