查看会员资料

用 户 名:happy*****

转帐 | 发送消息
  • Email:
    用户隐藏
  • Icq/MSN:
    qq
  • 电话号码:
  • Homepage:
  • 会员简介:
    这家伙很懒,什么都没留下!

最新会员发布资源

  1. code

    0下载量:
  2. clk_sys为输入时钟,rst为复位信号,clk_out为输出分频时钟,div_num为分频数目。多少分频就把div_num赋多少值。-awet.etr.ert.ewtewjtr eqtr ert ert ewr erwrt ewrt ret5 asd er.
  3. 所属分类:VHDL编程

    • 发布日期:2025-07-17
    • 文件大小:1024

源码中国 www.ymcn.org