查看会员资料

用 户 名：大*

转帐 | 发送消息
  • Email：
    用户隐藏
  • Icq/MSN：
    qq
  • 电话号码：
  • Homepage：
  • 会员简介：
    这家伙很懒,什么都没留下!

最新会员发布资源

  1. Multiplier

    0下载量：
  2. 时序乘法器，verilog编写，速度慢，但消耗资源少，时钟沿到来时，输入/输出1bit数据-Sequential multiplier, verilog written, slow, but consume fewer resources, the clock edge arrives, the input/output 1bit data

  3. 所属分类：VHDL编程

    • 发布日期：2025-06-27
    • 文件大小：209920

源码中国 www.ymcn.org