查看会员资料

用 户 名：老*

转帐 | 发送消息
  • Email：
    用户隐藏
  • Icq/MSN：
    qq
  • 电话号码：
  • Homepage：
  • 会员简介：
    这家伙很懒,什么都没留下!

最新会员发布资源

  1. Verilog-state-machine

    0下载量：
  2. 状态机采用 VerilogHDL 语言编码，建议分为三个 always 段，本文档就是详述其原因-VerilogHDL language code using the state machine, the proposed section is divided into three always

  3. 所属分类：VHDL编程

    • 发布日期：2025-06-23
    • 文件大小：616448

源码中国 www.ymcn.org